特許

J-GLOBAL ID：200903033776724336

連想メモリの制御回路及び連想メモリ装置

発明者： 佐藤 証
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-292556
公開番号（公開出願番号）：特開平8-147986
出願日： 1994年11月28日
公開日（公表日）： 1996年06月07日
要約：

【要約】【目的】 消費電力を低減する。【構成】 タイミング制御信号SRをローレベルにしてP-MOSFET62をオン、N-MOSFET60をオフさせて、N-MOSFET60を境界としてマッチ線のNOT回路64側の電位VMATCHIを電源電圧VDDにプルアップする。この間に連想メモリセル28で比較動作が行われ、比較結果に応じてN-MOSFET42がオン又はオフされる。次に制御信号SRがハイレベルとなりP-MOSFET62がオフ、N-MOSFET60がオンする。これにより、N-MOSFET42がオンしていれば電位VMATCHI及び電位VMATCH は接地レベルに低下するがP-MOSFET62のオフにより貫通電流は阻止される。N-MOSFET42がオフであればVMATCH はVDD-Vtn(VtnはN-MOSFET60のしきい値電圧)にプルアップされ、VMATCHIはNOT回路64及びP-MOSFET66によりVDDに維持され、比較結果を表す信号がNOT回路64から出力される。

請求項（抜粋）：

記憶素子と、データ入力端と、マッチ線と接地端との間に設けられたスイッチング素子と、を備え、前記データ入力端を介して比較データが入力されると、該比較データと前記記憶素子に記憶されているデータとの比較結果に応じて前記スイッチング素子をオフ又はオンさせる連想メモリに接続される連想メモリの制御回路であって、前記マッチ線の前記スイッチング素子を挟んで前記接地端の反対側の部分と電源との間に設けられた第1のスイッチング手段と、前記第1のスイッチング手段を、前記連想メモリが比較結果に応じてスイッチング素子をオン又はオフしている期間又は比較前の準備期間内の一部の期間オンさせる第1の制御手段と、から成るプルアップ手段を備えた、ことを特徴とする連想メモリの制御回路。

引用特許：

審査官引用 (2件)

• 内容アドレス式メモリ
  公報種別：公開公報   出願番号：特願平4-169302   出願人：川崎製鉄株式会社
• 特開昭63-188893