特許
J-GLOBAL ID：200903033778611750
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-004502
公開番号（公開出願番号）：特開平6-216345
出願日： 1993年01月14日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】 メモリセルとその他の周辺回路を共にCMOSFETで構成したメモリLSIの集積度を向上させる。【構成】 ワード線WLで制御される転送用MISFETと、駆動用MISFETおよび負荷用MISFETからなるフリップフロップ回路とでメモリセルが構成されたSRAMにおいて、負荷用MISFETの上層を電源電圧線(VCC) 25Aで被覆することにより、負荷用MISFETのゲート電極20と電源電圧線(VCC) 25Aとの間でスタック構造の容量素子Cを形成する。
請求項（抜粋）：
ワード線で制御される転送用MISFETと、駆動用MISFETおよび負荷用MISFETからなるフリップフロップ回路とでメモリセルが構成されたSRAMを有する半導体集積回路装置であって、半導体基板の主面上に形成した第1導電膜で前記駆動用MISFETのゲート電極を構成し、前記半導体基板の主面上に形成した第2導電膜で前記転送用MISFETのゲート電極を構成し、前記第1および第2導電膜の上層に形成した第3導電膜で前記負荷用MISFETのチャネル領域、ソース領域およびドレイン領域を構成し、前記第3導電層の上層に形成した第4導電膜で前記負荷用MISFETのゲート電極を構成し、前記第4導電膜の上層に形成した第5導電膜で前記負荷用MISFETのソース領域に接続される電源電圧線を構成し、前記電源電圧線を前記負荷用MISFETと重なるように配置したことを特徴とする半導体集積回路装置。
IPC (2件)：
引用特許：
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