特許

J-GLOBAL ID：200903033789725889

半導体装置及びその製造方法

発明者： 大内 和也 ,  東 篤志
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-286505
公開番号（公開出願番号）：特開2000-114522
出願日： 1998年10月08日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】ポリシリコンと金属とを含む積層構造からなるゲート電極が欠損または劣化することがない半導体装置及びその製造方法を提供する。【解決手段】この半導体装置は、ポリシリコン13及びタングステン14を含む積層構造からなるゲート電極と、このゲート電極上に形成された、シリコン酸化膜15とシリコン窒化膜16を含む絶縁膜からなる前記ゲート電極を保護するためのキャップ絶縁膜と、前記ゲート電極の側面に形成された、シリコン窒化膜17とシリコン酸化膜18を含む絶縁膜からなる前記ゲート電極を保護するためのゲート側壁19とを有する。

請求項（抜粋）：

ポリシリコン及び金属を含む積層構造からなるゲート電極と、シリコン酸化物系の膜とシリコン窒化膜を含む絶縁膜からなる前記ゲート電極を保護するための保護膜と、を具備することを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/318

FI (3件)：

H01L 29/78 301 G ,  H01L 21/28 301 R ,  H01L 21/318 B

Fターム (40件)：

4M104AA01 ,  4M104BB18 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD08 ,  4M104DD16 ,  4M104DD41 ,  4M104DD78 ,  4M104DD79 ,  4M104DD80 ,  4M104DD84 ,  4M104GG09 ,  4M104GG10 ,  5F040DC01 ,  5F040EC02 ,  5F040EC07 ,  5F040EC12 ,  5F040EF02 ,  5F040EH07 ,  5F040EK05 ,  5F040FA03 ,  5F040FA07 ,  5F040FA09 ,  5F040FA10 ,  5F040FB02 ,  5F040FB04 ,  5F040FC19 ,  5F040FC21 ,  5F058BA20 ,  5F058BD01 ,  5F058BD04 ,  5F058BD10 ,  5F058BF02 ,  5F058BF14 ,  5F058BF29 ,  5F058BF30 ,  5F058BH12 ,  5F058BJ07