多重化回路

発明者： ,
出願人/特許権者：
代理人 (1件)：工藤宣幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-161838
公開番号（公開出願番号）：特開平8-032588
出願日： 1994年07月14日
公開日（公表日）： 1996年02月02日
要約：

【要約】【目的】多重化回路全体のメモリ容量を少なくする。【構成】 n個の入力系列からの入力信号を長さがmの情報収容単位毎に多重して出力する多重化回路に関する。各入力系列からの入力信号を格納するn個のデータメモリ131〜134を設け、k(kは1〜n)番目のデータメモリは(1+k/n)×mの容量を有するようにした。また、対応するデータメモリの容量分の書込みアドレス信号を常時発生するn個の書込みアドレス発生手段142〜145と、対応するデータメモリの容量分の読出しアドレス信号を書込みアドレス信号のn倍の速度で発生する、しかも、その発生期間が情報収容単位の1周期をn等分したうちの自己に定まっている期間であるn個の読出しアドレス発生手段114〜117、139〜141とを備える。さらに、各データメモリから読み出された信号を読出し動作に同期して選択する選択手段130、140を備える。

請求項（抜粋）：

n個の入力系列からの入力信号を長さがmの情報収容単位毎に多重して出力する多重化回路において、各入力系列からの入力信号を格納する各入力系列に対応したn個のデータメモリであって、k(kは1〜n)番目のデータメモリは(1+k/n)×mの容量を有するn個の2ポート構成のデータメモリと、上記各データメモリにそれぞれ対応して設けられた、対応する上記データメモリの容量分の書込みアドレス信号を常時発生するn個の書込みアドレス発生手段と、上記各データメモリにそれぞれ対応して設けられた、対応する上記データメモリの容量分の読出しアドレス信号を上記書込みアドレス信号のn倍の速度で発生すると共に、その発生期間が情報収容単位の1周期をn等分したうちの自己に定まっている1/n周期期間であるn個の読出しアドレス発生手段と、上記各データメモリから読み出された信号を読出し動作に同期して選択する選択手段とを有することを特徴とする多重化回路。

IPC (4件)：

H04L 12/28 , H04L 5/22 , H04L 12/56 , H04Q 3/00

FI (2件)：

H04L 11/20 F , H04L 11/20 102 F

引用特許：

審査官引用 (2件)

特公昭54-034564
特公昭54-034564

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