特許

J-GLOBAL ID：200903033832213048

半導体装置

発明者： 川村 昌靖 ,  高橋 康 ,  後藤 公久 ,  西村 純 ,  和田 環
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-321632
公開番号（公開出願番号）：特開2000-150766
出願日： 1998年11月12日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 樹脂封止体を薄型化し、電気的特性を向上させながら多ワード×ビット構成の標準ピン配置を容易に行う。【解決手段】 TSOP形の半導体装置は、ワード×ビット構成が128M×32ビットであり、64M×16ビットのワード×ビット構成における2つの半導体チップ2,3からなる。上部の半導体チップ2の下方と、下部の半導体チップ3の上方との裏面がそれぞれ重ね合わされ、チップ向きが上下方向に逆となり積層されている。アドレス信号などの各々の半導体チップに共通して信号が入力されるインナリード6,7は、インナリード7が樹脂封止体12の内部においてインナリード6と接続され、各々の半導体チップに独立して入出力される信号のインナリード6,7は、それぞれの半導体チップ2,3から個々に樹脂封止体の外部に導出され、所定の形状に形成されたアウタリード13となる。

請求項（抜粋）：

樹脂封止体と、前記樹脂封止体の内部に位置し、回路形成面に外部端子が形成された2つの半導体チップと、前記樹脂封止体の内外に延在するリードとを有し、前記リードが少なくとも前記樹脂封止体内部において2つに分岐され、分岐された前記一方のリードが前記一方の半導体チップの回路形成面に固定されて、その回路形成面の外部端子に接続され、前記他方のリードが前記他方の半導体チップにおける回路形成面に固定され、その表面の外部端子に接続されており、前記2つの半導体チップを、それぞれ裏面同士を向かい合わせて鏡面反転させ、かつ前記半導体チップにおける4つの側辺のうち、前記半導体チップの対向する2つの側辺をそれぞれ一致させ、他の2つの側辺をずらした状態で積層したことを特徴とする半導体装置。

IPC (5件)：

H01L 23/50 ,  H01L 21/60 301 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (3件)：

H01L 23/50 W ,  H01L 21/60 301 B ,  H01L 25/08 Z

Fターム (10件)：

5F044AA01 ,  5F044GG04 ,  5F044GG08 ,  5F067AA02 ,  5F067AB02 ,  5F067BB05 ,  5F067BE10 ,  5F067CB02 ,  5F067CC02 ,  5F067DF01