特許

J-GLOBAL ID：200903033860046416

セル受信処理装置

発明者： 佐藤 佳子 ,  小林 克己 ,  佐藤 裕輝 ,  大場 康弘
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-243704
公開番号（公開出願番号）：特開平8-107420
出願日： 1994年10月07日
公開日（公表日）： 1996年04月23日
要約：

【要約】【目的】 ATM通信システムにおけるセル受信処理装置に関し、回路規模の縮減、処理時間の短縮を実現できるセル受信処理装置を提供する。【構成】 特定セルを検出する特定セルフィルタと、該特定セルフィルタが出力する特定セルをメモリに書き込むセル受信回路と、特定セルを記憶するメモリと、後述のフラグ・アドレスレジスタと通信しながら該メモリに書き込まれた特定セルのデータを読み出して使用する中央処理ユニット(CPU)と、メモリにデータが存在することを示すフラグFと、メモリに存在するデータの始めのアドレスを示すスタートアドレスSTと、メモリに存在するデータの終りのアドレスを示すエンドアドレスENとを格納するフラグ・アドレスレジスタとを備え、該フラグ・アドレスレジスタを介してセル受信部とCPUとの間で通信をしながら、セルの受信及び処理を行なうように構成する。

請求項（抜粋）：

特定セルを検出する特定セルフィルタと、該特定セルフィルタが出力する特定セルをメモリに書き込むセル受信部と、特定セルを記憶するメモリと、後述するフラグ・アドレスレジスタと通信しながら該メモリに書き込まれた特定セルのデータを読み出して使用する中央処理ユニット(CPU)と、メモリにデータが存在することを示すフラグFと、メモリに存在するデータの始めのアドレスを示すスタートアドレスSTと、メモリに存在するデータの終りのアドレスを示すエンドアドレスENとを制御するフラグ・アドレスレジスタとを備え、該メモリがemptyの時にセル受信部が一のセルを受信した時に、該セル受信部は該フラグ・アドレスレジスタのENを1セル分のアドレスだけ更新すると共にFに所定の値を代入し、一方、FをスキャンしているCPUは、F=1を検出したらSTとENを参照してメモリに書き込まれているデータを読み出し、読み出しを完了した時にFに第二の値を代入し、CPUがメモリデータを読み出している間、セル受信部はフラグ・アドレスレジスタのFをスキャンしながら新たなセルの受信を行なっていて、Fが第二の値であることを検出した時に、フラグ・アドレスレジスタのSTをENの次のアドレスに更新し、該メモリがempty時には一のセルの受信から、該メモリがemptyではない時にはENを1セル分更新する処理から処理を再開することを特徴とするセル受信処理装置。

IPC (2件)：

H04L 12/28 ,  H04J 3/14