特許

J-GLOBAL ID：200903033870542144

MIS型半導体装置の製造方法

発明者： 塚本 雅則
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-293596
公開番号（公開出願番号）：特開平11-121395
出願日： 1997年10月09日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 絶縁膜が薄くても電極のパターニングに際して半導体基体のエッチングを抑制することができて、特性の優れたMIS型半導体装置を製造する。【解決手段】 ゲート電極の形成予定領域のうちで素子活性領域内の第1の領域におけるSiO2 膜15よりも、素子活性領域のうちで第1の領域以外の第2の領域におけるSiO2 膜23の方が厚い状態で、多結晶Si膜16をゲート電極のパターンにエッチングする。このため、SiO2 膜15が薄くても、SiO2膜23の過剰なエッチングを抑制することができて、Si基板11のエッチングを抑制することができる。

請求項（抜粋）：

半導体基体に接する絶縁膜を形成し、この絶縁膜に接する半導体膜を含む電極を前記絶縁膜上に形成するMIS型半導体装置の製造方法において、前記電極の形成予定領域のうちで素子活性領域内の第1の領域における前記絶縁膜よりも、前記素子活性領域のうちで前記第1の領域以外の第2の領域における前記絶縁膜の方が厚い状態で、前記半導体膜を前記電極のパターンにエッチングすることを特徴とするMIS型半導体装置の製造方法。

IPC (3件)：

H01L 21/28 ,  H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 21/28 L ,  H01L 29/78 301 Y