クロック生成回路及びクロック間ディレイ生成回路

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平5-338975
公開番号（公開出願番号）：特開平7-162278
出願日： 1993年12月03日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】電源電圧等の条件の変化に伴いディレイ値が変化しても、任意に設定出来るある最大値以上にはクロック間ディレイを大きくしないクロック生成回路及びクロック間ディレイ生成回路の提供。【構成】外部から入力された第1の基本クロックを遅延させて生成される第2の基本クロックを、分周回路に入力して多相クロック群を生成し、この多相クロック群の内のn-1番目の位相順のクロック信号を遅延させた信号と第1の基本クロックをNAND回路に入力し、その出力とn番目の位相順のクロック信号の論理積をとった信号を用いて互いに重なりのない多相クロックを生成する。

請求項（抜粋）：

任意のレイトを有する第1の基本クロックを入力とし前記第1の基本クロックを遅延させる第1の遅延回路と、前記第1の遅延回路の出力を第2の基本クロックとして入力し、該第2の基本クロックのレイトの整数倍のクロックアクティブ幅を有し、且つ前記第2の基本クロックのレイトの整数倍毎順次位相が遅れて成る多相クロック群を生成する分周回路と、前記多相クロック群のうち位相順が互いに隣合う第(n-1)番目と第n番目の位相順の2つのクロックと前記第1の基本クロックを入力とするディレイ生成回路であって、該第(n-1)番目の位相順のクロックを遅延させる第2の遅延回路と、前記第2の遅延回路の出力を一の入力とし、前記第1の基本クロックを他の入力とするNAND回路と、前記NAND回路の出力を一の入力とし、前記多相クロック群の第n番目の位相順のクロックを他の入力とするAND回路を備えて成り、該AND回路の出力を出力信号とするディレイ生成回路と、を有することを特徴とするクロック間ディレイ生成回路。

IPC (4件)：

H03K 5/15 , G06F 1/10 , H03H 11/26 , H03K 5/13

FI (2件)：

H03K 5/15 P , G06F 1/04 330 A

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