特許
J-GLOBAL ID：200903033891010479
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-003737
公開番号（公開出願番号）：特開平5-282877
出願日： 1993年01月13日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】 可変ページサイズのアドレス変換を高速化する。【構成】 論理アドレスを記憶するためのCAMセルアレイ200k を第1〜第3のCAMセクション212,214,216に分割する。読み出すべき物理アドレスを記憶したRAMセルアレイを選択するためのセンス回路206k に一端が接続された第0区間のセンス線Sk0と第1のCAMセクション212のための第1区間のセンス線Sk1との間に第1の区分スイッチ回路222を、第1区間のセンス線Sk1と第2のCAMセクション214のための第2区間のセンス線Sk2との間に第2の区分スイッチ回路224を、第2区間のセンス線Sk2と第3のCAMセクション216のための第3区間のセンス線Sk3との間に第3の区分スイッチ回路226を各々介在させる。ページサイズに応じて各区分スイッチ回路222,224,226を開閉制御することにより、センス線の利用部分の配線長を必要最小限にする。
請求項（抜粋）：
第1のビット線群を互いに共有し、かつ各々第1のワード線とセンス線とを有し、各々前記第1のワード線のアサート時には前記第1のビット線群上の信号内容を記憶する機能を有するとともに、各々前記記憶した信号内容と前記第1のビット線群上の信号内容との比較結果に応じて前記センス線をアサートする機能を有する第1のメモリセルアレイ群と、前記第1のメモリセルアレイ群の各々と前記第1のワード線を共有して各々1エントリを構成するように配設され、互いに分離された第2及び第3のビット線群を互いに共有し、かつ各々第2のワード線を有し、各々前記第1のワード線のアサート時には前記第2のビット線群上の信号内容を記憶する機能を有するとともに、各々前記第2のワード線のアサート時には前記記憶した信号内容を前記第3のビット線群上に出力する機能を有する第2のメモリセルアレイ群と、前記第1のメモリセルアレイ群と前記第2のメモリセルアレイ群との間に介在し、かつ前記第1のメモリセルアレイ群のセンス線のうちのいずれかのアサート時には前記第2のメモリセルアレイ群の第2のワード線のうちの対応する1本をアサートする機能を有するセンス回路群と、前記第1のワード線のうちの1本をアサートするためのエントリ選択回路とを備えたことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 15/00
, G11C 11/401
, G11C 15/04
