特許

J-GLOBAL ID：200903033892331830

半導体装置およびその製造方法

発明者： 伊東 英樹
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平7-247034
公開番号（公開出願番号）：特開平9-069607
出願日： 1995年09月01日
公開日（公表日）： 1997年03月11日
要約：

【要約】【課題】 不良箇所の発見が容易であり、バーンイン試験によるスクリーニングを確実に行うことができると共に、素子面積の増大を防止できる配線構造を提供する。【解決手段】 半導体素子を構成する回路ブロックと電源供給部との間に、所定の深さの溝部13を有する絶縁層12が設けられている。絶縁層12上および溝部13内にはバリア層としてのTiN層15および配線層としてのAl-Si層18からなる積層配線層19が形成されている。溝部13内のTiN層15は予め局所的に分断され、この部分において積層配線層19が単層構造(ヒューズ部16)となっている。配線の電流密度が増大すると、Al-Si層18にエレクトロマイグレーションが発生し、その結果が断線する。

請求項（抜粋）：

半導体素子を構成する回路ブロックとその電源供給部との間に設けられると共に、所定の深さの溝部を有する絶縁層と、この絶縁層上および前記溝部内に設けられると共に、前記溝部の内壁面において局所的に単層構造からなるヒューズ部を有し、電流密度が所定の値以上になると経時的に断線に至る積層配線層とを備えたことを特徴とする半導体装置。

IPC (6件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/82 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 27/10 491

FI (5件)：

H01L 27/04 H ,  H01L 27/10 491 ,  H01L 21/82 F ,  H01L 21/88 Q ,  H01L 21/90 C