特許
J-GLOBAL ID：200903033909350728
電界効果トランジスタ,及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-249534
公開番号（公開出願番号）：特開平10-098056
出願日： 1996年09月20日
公開日（公表日）： 1998年04月14日
要約：
【要約】【課題】 FET特性の劣化を伴うことなく、高周波化,及び低電圧動作の向上を図ることのできるFET,及びその製造方法を提供する。【解決手段】 チャネル領域となる第1,及び第2の半導体層3,4を順次積層し、第2の半導体層4上面に、第3の半導体層5を、該第3の半導体層5の一部をエッチングして形成されたリセスの底面と第2の半導体層4の表面との距離が約0.03〜0.10μmであるよう、かつ該リセスに第2の半導体層4表面に達する,ゲート長方向の長さが0.2μmの開孔を有するよう形成し、ゲート電極8を、その下方埋込部8aが上記開孔を埋め込んで上記第2の半導体層に接し、かつ、その本体部8bが、上記リセス底面の上記開孔上を含む,該開孔近傍の第3の半導体層上面の一部に形成されるように、形成したものである。
請求項（抜粋）：
半導体基板上に形成された,チャネル領域となる第1の半導体層と、該第1の半導体層の上面に形成された,該第1の半導体層とともにチャネル領域となる第2の半導体層と、該第2の半導体層の上面に形成された,その一部をエッチングして形成されたリセスの底面と上記第2の半導体層の上面との距離が約0.03〜0.1μmであり、かつ、該リセス内のチャネル長方向のほぼ中央部に上記第2の半導体層上面に達する,ゲート長方向の長さが0.2μm以下である開孔を有する第3の半導体層と、上記開孔を埋め込んで上記第2の半導体層に接し、かつ、該開孔上を含む,該開孔近傍の上記第3の半導体層上面に接触配置されるよう形成されたゲート電極とを備えたことを特徴とする電界効果トランジスタ。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 29/417
H01L 29/80 F
, H01L 29/50 J
