特許
J-GLOBAL ID：200903033927987288
多重化回路
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-203715
公開番号（公開出願番号）：特開平7-046214
出願日： 1993年07月27日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 多重化装置において、収容する低速データ端末の数に応じて、回路規模を増加させる。【構成】 データ多重回路12は低速データ端末7,8のデータをビット多重方式により多重し、データ多重回路13に出力する。データ多重回路13は低速データ端末9,10のデータをデータ多重回路12の出力に加えてサブレート多重回路14へ出力する。
請求項（抜粋）：
CPUと、このCPUによって制御される時分割スイッチ回路と、前記CPUの制御により共通線信号を制御する共通線制御回路と、前記CPUの制御により電話機を収容するライン回路と、前記CPUの制御により64KbpsのPCM信号を8Kbps,16Kbpsまたは32Kbpsへ圧縮/伸張する音声圧縮回路と、前記CPUの制御によりビット多重を行う際に必要なマルチフレームビットの生成タイミングを規定するフレーム信号生成回路と、前記CPUの制御により収容する複数の低速データ端末の送出するデータにマルチフレームビット生成用のフレーム信号に同期して生成したマルチフレームビットを加え、ビット多重方式により多重して前記時分割スイッチ回路へ送出し、逆に前記時分割スイッチ回路が送出するビット多重方式により多重されたデータからマルチフレームビットを検出し、収容する複数の低速データ端末のデータに分解し、収容する複数の低速データ端末へ対応したデータを送出するか、前記時分割スイッチ回路が送出するデータに収容する複数の低速データ端末のデータを多重して前記時分割スイッチ回路へ送出し、逆に前記時分割スイッチ回路が送出するビット多重方式により多重されたデータからマルチフレームビットを検出し、収容する低速データ端末のデータを分解し、収容する低速データ端末へ送出し、残りのデータにマルチフレームビットを加え前記時分割スイッチ回路へ送出するかを切り替える機能を持つデータ多重回路と、前記時分割スイッチ回路の複数のタイムスロットと入出力する機能を有し、前記CPUの送出する情報により各タイムスロット毎に割当てられる伝送速度にしたがいサブレート多重方式により多重/分解する機能をもつサブレート多重化回路と、前記CPUによって制御されるデジタル専用線インターフェース回路を備えることを特徴とする多重化回路。
引用特許：
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