利得制御回路および半導体装置

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：宮井暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-206889
公開番号（公開出願番号）：特開平5-048354
出願日： 1991年08月19日
公開日（公表日）： 1993年02月26日
要約：

【要約】【目的】十分な利得および安定した直流バイアスを同時に得ることができ、低3次相互変調歪積特性を有した利得制御回路および半導体装置を提供する。【構成】同じマスクパターンを有し同じプロセス条件で作成したTr1,Tr2およびTr3により、安定な直流バイアスを得、外付け回路部品として高周波接地用コンデンサ(図示せず)を高周波接地端子400と接地端子500との間に接続し、利得制御端子300の印加電圧すなわちTr4のゲート電圧を制御することにより増幅器であるTr2の側路インピーダンスを変化させることによって、利得を制御する。

請求項（抜粋）：

能動負荷として用いる第1の電界効果型トランジスタ(以下「FET」という。)と、この第1のFETと同じマスクパターンを有し同じプロセス条件で作成された増幅器として用いる第2のFETと、前記第1のFETおよび前記第2のFETと同じマスクパターンを有し同じプロセス条件で作成された定電流源として用いる第3のFETと、可変能動負荷として用いる第4のFETと、バイアス設定用ダンピング抵抗と、高周波接地用コンデンサとを有し、前記第1のFETのドレイン電極を電源に接続し、前記第1のFETのソース電極およびゲート電極を前記第2のFETのドレイン電極に接続し、前記バイアス設定用ダンピング抵抗を前記第2のFETのゲート電極とソース電極との間に接続し、前記第2のFETのソース電極を前記第3のFETのドレイン電極および前記第4のFETのドレイン電極に接続し、前記第3のFETのゲート電極およびソース電極を接地し、前記高周波接地用コンデンサを前記第4のFETのソース電極と接地との間に接続し、かつ、前記第2のFETのゲート電極を入力端子とし、前記第2のFETのドレイン電極を出力端子とし、前記第4のFETのゲート電極を利得制御端子とし、前記利得制御端子への印加電圧を変化させることによって増幅器となる前記第2のFETの利得を変化させるようにした利得制御回路。

IPC (2件)：

H03G 3/10 , H01L 27/06

引用特許：

審査官引用 (4件)

特開平2-308607
特開平1-192207
特開平3-029406

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