特許
J-GLOBAL ID：200903033961123411
ゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-310732
公開番号（公開出願番号）：特開平8-168239
出願日： 1994年12月14日
公開日（公表日）： 1996年06月25日
要約：
【要約】【目的】ゼロボルトスイッチパルス幅変調(ZVS-PWM)型のスイッチングレギュレータに含まれる2つのスイッチ素子Q1,Q2を駆動する制御回路を提供する。【構成】基準電圧Vrefとの誤差を検出する誤差増幅器Aと、三角波発振器OSCと、コンパレータKとにより、誤差電圧に応じたデューティ比を有する一定周波数のパルス信号を生成する。このパルス信号に基づき、インバータINV、フリップフロップFF1,FF2、積分回路INT1,INT2及び排他的論理和回路EX1,EX2とによって、2つのスイッチ素子Q1,Q2のそれぞれの駆動信号を生成する。この回路構成により、一定のデッドタイムをはさんで両方のスイッチ素子が交互にオン状態となる。
請求項（抜粋）：
ゼロボルトスイッチパルス幅変調型のスイッチングレギュレータの制御に使用される制御回路であって、前記スイッチングレギュレータの出力電圧信号を入力とし前記出力電圧信号と基準電圧との誤差を検出する誤差増幅器と、前記誤差の大きさに応じたデューティ比を有する一定周波数のパルス信号を生成する信号生成回路と、前記信号生成回路の出力を反転するインバータと、前記信号生成回路の出力を入力とする第1のフリップフロップと、前記インバータの出力を入力とする第2のフリップフロップと、前記第1のフリップフロップの非反転出力を所定時間遅延させる第1の遅延回路と、前記第2のフリップフロップの非反転出力を前記所定時間遅延させる第2の遅延回路と、前記第1の遅延回路の出力と前記第2のフリップフロップの非反転出力とを入力とする第1の排他的論理和回路と、前記第2の遅延回路の出力と前記第1のフリップフロップの反転出力とを入力とする第2の排他的論理和回路とを有し、前記各排他的論理和回路の出力が前記スイッチングレギュレータの各スイッチ素子のオン/オフ制御に使用されるゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路。
IPC (2件)：
H02M 3/155
, H02M 1/08 331
