特許

J-GLOBAL ID：200903034048040630

半導体メモリセル及びその製造方法

発明者： 五十嵐 良
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-318056
公開番号（公開出願番号）：特開平6-216338
出願日： 1992年11月27日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 PN接合に起因したリーク電流が防止され、しかも、製造が簡単で製造の際に高精度のマスク位置合わせが必要とされないような構造の半導体メモリおよびその製造方法を提供する。【構成】 半導体メモリセル72は、メモリキャパシタの誘電体として用いる絶縁膜74を有する溝81と絶縁膜74上のポリシリコン膜85単結晶化する工程を経て形成されるMOSFET80とを有し、溝と溝の間を絶縁膜74で絶縁し、さらに、SOI構造のMOSFETを使用することによって、リーク電流を低減すると共に高精度なマスク位置合わせが必要とされない高集積可能な構造をなす。

請求項（抜粋）：

半導体基板と、前記基板の表面に互いに近接して設けられた1対の溝と、前記基板の表面及び前記各溝の表面に設けられた絶縁層と、前記基板表面の絶縁層と実質的に同じレベルまで前記各溝を充填するように、前記各溝表面の絶縁層の上に設けられた埋設電荷蓄積手段と、前記1対の溝の間の前記基板表面の絶縁層及び前記各溝の前記埋設電荷蓄積手段の上に設けられた半導体層であつて、横方向に離して設けられた同じ導電型の3つの不純物領域を有し、当該3つの不純物領域のうちの中央の不純物領域が全て前記1対の溝の間の前記基板表面の絶縁層の上に位置する前記半導体層と、前記中央の不純物領域と他の2つの前記不純物領域の間の前記半導体層の上に絶縁層を介して夫々設けられた1対の制御電極と、前記基板表面の絶縁層、前記埋設電荷蓄積手段、前記半導体層及び前記制御電極を覆い、前記1対の溝の間の前記基板表面の絶縁層の上に位置する前記中央の不純物領域に接続するための開孔を有する絶縁膜と、前記中央の不純物領域に前記絶縁膜の開孔を通して接続された導電体層と、を備えた半導体メモリセル。

IPC (3件)：

H01L 27/108 ,  G11C 11/401 ,  H01L 29/784

FI (4件)：

H01L 27/10 325 G ,  G11C 11/34 351 ,  H01L 27/10 325 D ,  H01L 29/78 311 C

引用特許：

審査官引用 (4件)

• 特開昭60-136366
  
• 特開昭62-193273
  
• 特開昭60-136366
  
• 特開平1-149452