特許

J-GLOBAL ID：200903034053657807

PLL集積回路および調整方法

発明者： 安佛 英明 ,  浅田 善己
出願人/特許権者： 富士通株式会社
代理人 (1件)： 京谷 四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-067157
公開番号（公開出願番号）：特開平7-283729
出願日： 1994年04月05日
公開日（公表日）： 1995年10月27日
要約：

【要約】【目的】 余分な回路を付加することなく、ロック・タイムを短くし且つ同期後におけるループの安定性を向上できるPLL集積回路を提供すること。【構成】 PLL回路は、位相比較器,チャージ・ポンプ,ループ・フィルタおよび電圧制御発振器から構成されている。図1は、ループ・フィルタの容量を構成するMOSキャパシタを示す。MOSキャパシタの閾値は、ゲート金属電極9の種類,ゲート酸化膜8の厚さ,チャネル層の不純物濃度,基板バイアス等によって変化する。これらのパラメータを変化させることによって、MOSキャパシタの閾値を、PLLがロックした時の電圧制御発振器の入力電圧の75%ないし100%の範囲に存在するようにする。MOSキャパシタをダブル・ゲート構造とし、ゲートに印加する電圧を調整しても良い。

請求項（抜粋）：

位相同期ループ回路のループ・フィルタの容量にMOSキャパシタを用いるMOS型のPLL集積回路であって、MOSキャパシタのしきい値電圧が、PLLがロックした時の電圧制御発振器の入力電圧の75%ないし100%の範囲に存在することを特徴とするPLL集積回路。

IPC (4件)：

H03L 7/107 ,  H01L 27/04 ,  H01L 21/822 ,  H03L 7/093

FI (4件)：

H03L 7/10 C ,  H01L 27/04 C ,  H01L 27/04 F ,  H03L 7/08 E