特許

J-GLOBAL ID：200903034061770280

表面実装用端子の製造方法

発明者： 西村 浩二
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-169975
公開番号（公開出願番号）：特開平6-112391
出願日： 1988年03月10日
公開日（公表日）： 1994年04月22日
要約：

【要約】【目的】 表面実装用の電子部品に係り、特に良好なリフロー半田付けが得られる小型化が可能な表面実装用端子の製造方法に関し、半田バリア部を高精度に形成できるようにすることを目的とする。【構成】 半田めっきされた接続部(B) と、該接続部(B) の反対側端部の貴金属めっきされた機能部(C) との境界に半田濡れ性が悪い卑金属めっき(42)が表面に露呈したバリア部(A) を下記の工程により設ける。導電材料よりなる基材(41) の全表面に該卑金属を下地めっきし、次に機能部(C) を含む表面を貴金属により部分めっきし、次に機能部をレジスト膜でマスクして該機能部以外の貴金属めっき膜を除去し、次に所定長の下地めっき膜を含めて機能部(C) をめっきレジスト膜(52)でマスクしてから接続部(B) を含む表面に半田めっき(44)を施し、次に該めっきレジスト膜を除去して該所定長部分の下地めっきを露呈させる。

請求項（抜粋）：

電子部品を配線基板の接続パッドにリフロー半田付けにより半田付けするために用いる表面実装用端子であって、配線基板との接続部(B) の表面は半田めっき(44)され、該接続部(B) の反対側端部の機能部(C) の表面は貴金属めっき(43)されており、前記接続部(B) と前記機能部(C) との境界には半田濡れ性が悪い卑金属めっき(42)が表面に露呈してなるバリア部(A) が設けられている表面実装用端子の製造方法において、導電材料よりなる基材(41) の全表面に該卑金属を下地めっきし、次に機能部(C) を含む表面を貴金属により部分めっきし、次に機能部をレジスト膜でマスクして該機能部以外の貴金属めっき膜を除去し、次に所定長の下地めっき膜を含めて機能部(C) をめっきレジスト膜(52)でマスクしてから接続部(B) を含む表面に半田めっき(44)を施し、次に該めっきレジスト膜を除去して該所定長部分の下地めっきを露呈させ、バリア部(A) を形成することを特徴とする表面実装用端子の製造方法。

IPC (5件)：

H01L 23/50 ,  C25D 7/00 ,  H01G 1/14 ,  H01R 43/16 ,  H05K 1/18