特許

J-GLOBAL ID：200903034128774375

半導体記憶装置

発明者： 冨嶋 茂樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-124350
公開番号（公開出願番号）：特開2002-319634
出願日： 2001年04月23日
公開日（公表日）： 2002年10月31日
要約：

【要約】【課題】 アレイ占有面積および製造工程を増加させることなく高速でワード線を選択状態へ駆動する。【解決手段】 メインワード線MWLとなる第3層金属配線9下層の第1層金属配線7をシャント用配線として用いて、サブワード線SWLを構成する第1層ポリシリコン配線3に電気的に所定間隔で接続する。階層ワード線構造およびワード線杭打ち構造両者を適用することにより、高速でサブワード線を選択状態へ駆動する。

請求項（抜粋）：

行列状に配列される複数のメモリセル、前記メモリセルの行に対応して配置され、各々に対応の行のメモリセルが接続される複数のサブワード線、前記複数のサブワード線の所定数のサブワード線に各々が対応して配置され、各々が行選択信号を伝達する、第1の導電層に配置される複数のメインワード線、前記第1の導電層下に形成される第2の導電層に前記複数のサブワード線に対応して配置され、各々が対応のサブワード線と所定の間隔で電気的に接続される複数のシャント用配線、および各前記サブワード線に対応して配置され、各々が少なくとも対応のメインワード線上の行選択信号に従って対応のサブワード線およびシャント用配線を選択状態に駆動する複数のサブワードドライバを備える、半導体記憶装置。

IPC (4件)：

H01L 21/8242 ,  G11C 11/401 ,  G11C 11/407 ,  H01L 27/108

FI (6件)：

H01L 27/10 681 A ,  G11C 11/34 354 D ,  G11C 11/34 371 K ,  G11C 11/34 362 H ,  H01L 27/10 621 C ,  H01L 27/10 681 E

Fターム (29件)：

5F083AD24 ,  5F083GA01 ,  5F083GA05 ,  5F083JA36 ,  5F083JA39 ,  5F083KA03 ,  5F083LA17 ,  5M024AA42 ,  5M024BB08 ,  5M024BB35 ,  5M024BB36 ,  5M024CC22 ,  5M024CC38 ,  5M024CC40 ,  5M024CC49 ,  5M024KK32 ,  5M024KK35 ,  5M024KK40 ,  5M024LL01 ,  5M024LL04 ,  5M024LL11 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05 ,  5M024PP10 ,  5M024QQ01 ,  5M024QQ10