特許

J-GLOBAL ID：200903034310591596

半導体メモリ装置

発明者： 平野 哲夫 ,  柳 孝裕 ,  田中 裕章
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-216138
公開番号（公開出願番号）：特開平6-060676
出願日： 1992年08月13日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】この発明は、大規模メモリセルアレーにおいても、高速読み出しが可能とされるようにした半導体メモリ装置を提供することを目的とする。【構成】メモリセルアレー11をEPROMトランジスタQ411 〜Q4mn によって構成し、列デコーダ13、行デコーダ14からの出力によって1つのメモリセルが選択され、第1の負荷トランジスタQ11に対応して、メモリセル出力aを得る。列デコーダ13および行デコーダ14の出力に対応してダミーEPROMトランジスタQ41〜Q4mの1つが選択され、第2の負荷トランジスタQ12に対応してダミーセル出力bが得られるようにする。このダミーセル出力bは、メモリセル出力と同じビット線容量を有し、メモリセル出力aおよびダミーセル出力bは差動増幅器15で比較され出力判定されるもので、ダミーセル出力bである差動増幅器15の基準電圧がメモリセル出力aの変動に追従して変化されるようにする。

請求項（抜粋）：

複数のメモリセルが行および列に沿って配置され、アドレス指令に対応して得られる列選択信号および行選択信号に基づいて1つのメモリセルが選択されるようにしたメモリセルアレーと、前記メモリセルと同一に構成された少なくとも1つのダミーセルを含んで構成され、前記メモリセルアレーの1つのビット線に接続される容量負荷と等しい容量負荷が設定されるダミーセル手段と、前記メモリセルアレーの出力が結合される第1の負荷トランジスタと、前記ダミーセル手段からの出力が結合される第2の負荷トランジスタと、前記メモリセル手段と前記第2の負荷トランジスタとを接続するように設定され、前記メモリセルアレーの列選択信号に対応した信号によって導通状態が設定されるダミー列セレクトトランジスタと、前記第1および第2の負荷トランジスタに対応してそれぞれ得られるメモリセル出力およびダミーセル出力が供給される差動型のセンスアンプ出力判定手段と、を具備したことを特徴とする半導体メモリ装置。