特許

J-GLOBAL ID：200903034428809626

半導体装置及びその製造方法

発明者： 五十嵐 弘文
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-073496
公開番号（公開出願番号）：特開2000-269495
出願日： 1999年03月18日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】拡散層上に余分なエピ膜を成長させることなしに、ファセット部分の膜厚を補償する構造を備えた半導体装置及びその製造方法を提供すること。【解決手段】 シリコン基板1(拡散層)上にSi(エピ膜8)を選択成長させる。選択成長の端部に(113)面のファセット81が生じている。絶縁膜5はゲート側部からファセット81の下部に張り出している。この絶縁膜5の膜厚がファセット81による成長膜厚の広がりを抑え、また、ファセット81による成長膜厚の目減り分を補償する形態となる。すなわち、エピ膜8を選択成長させた結果、エピ膜8がゲート側部の絶縁膜5に乗り上げた形状となったものである。

請求項（抜粋）：

シリコン基板上に選択成長させたエピ膜がシリサイド化された構造を備え、少なくとも前記エピ膜の端部下の基板上に前記エピ膜成長時のエピ膜の端部が乗り上げられる高さのステップ層が設けられていることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/28 301

FI (2件)：

H01L 29/78 301 S ,  H01L 21/28 301 S

Fターム (21件)：

4M104AA01 ,  4M104BB20 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD04 ,  4M104DD46 ,  4M104GG09 ,  4M104HH20 ,  5F040DA00 ,  5F040DC01 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EH02 ,  5F040EM01 ,  5F040FA05 ,  5F040FA10 ,  5F040FB02 ,  5F040FC06 ,  5F040FC19