特許

J-GLOBAL ID：200903034479468360

半導体装置の製造方法

発明者： 横井 孝弘
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 児玉 俊英 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-084285
公開番号（公開出願番号）：特開2002-289625
出願日： 2001年03月23日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】 タングステン膜上に所望の厚みの保護膜を残存させることができる半導体装置の製造方法を得る。【解決手段】 半導体ウエハ上にTiN膜4、W膜3、および、パターニングされた後のW膜3を覆う層間絶縁膜9のエッチング特性と異なるエッチング特性を有するSiN膜2を順次積層する。次に、SiN膜2上にSiN膜2のエッチング特性と異なるエッチング特性を有する上層TiN膜6を積層する。次に、上層TiN膜6上にレジストを塗布してパターニングしてレジスト膜1を形成する。次に、レジスト膜1をマスクとして上層TiN膜6およびSiN膜2をエッチングしてパターニングする。次に、上層TiN膜6およびSiN膜2をマスクとしてW膜3をエッチングしてパターニングするものである。

請求項（抜粋）：

半導体ウエハ上にタングステン膜、および、パターニングされた後の上記タングステン膜を覆う層間絶縁膜のエッチング特性と異なるエッチング特性を有する保護絶縁膜を順次積層する工程と、上記保護絶縁膜上に上記保護絶縁膜のエッチング特性と異なるエッチング特性を有する上層膜を積層する工程と、上記上層膜上にレジストを塗布してパターニングしてレジスト膜を形成する工程と、上記レジスト膜をマスクとして上記上層膜および上記保護絶縁膜をエッチングしてパターニングする工程と、上記上層膜および上記保護絶縁膜をマスクとして上記タングステン膜をエッチングしてパターニングする工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/3213 ,  H01L 21/3065

FI (2件)：

H01L 21/88 D ,  H01L 21/302 J

Fターム (39件)：

5F004AA04 ,  5F004BA04 ,  5F004BA14 ,  5F004DA04 ,  5F004DA18 ,  5F004DA26 ,  5F004DB00 ,  5F004DB03 ,  5F004DB07 ,  5F004DB10 ,  5F004DB12 ,  5F004DB26 ,  5F004EA03 ,  5F004EA06 ,  5F004EA07 ,  5F004EA28 ,  5F004EB02 ,  5F033HH18 ,  5F033HH19 ,  5F033HH33 ,  5F033MM05 ,  5F033MM13 ,  5F033MM15 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ21 ,  5F033QQ27 ,  5F033QQ28 ,  5F033QQ35 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT08 ,  5F033XX31