特許
J-GLOBAL ID：200903034489538617
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-283004
公開番号（公開出願番号）：特開平6-131876
出願日： 1992年10月21日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】アクセスしない保持状態時、低消費電力化のためメモリセルアレイ部に低い電源電圧を与える他はアクセスに備えて通常の高い電源を供給する。【構成】それぞれ相補のビット線1 間にはN型、P型のセンスアンプ6,7 、ビット線間を所定の電位にするプリチャージ用トランジスタ9 、イコライズ用トランジスタ10が設けられる。トランスファトランジスタ12は対応する各I/O 線13に接続される。これらメモリセルアレイ、センスアンプ部分を含んでメモリセルアレイ部18を構成し、アドレスバッファ、ロー,カラムデコーダ、データ入出力バッファ等が含まれる周辺回路19と関係する。内部電源電位Vint はスイッチ回路21で切換制御される。読出し及び書込み動作の時はメモリセルアレイ部18及び周辺回路19に外部電源電圧Vccが供給され、長時間データを保持しているだけの保持状態時、メモリセルアレイ部18ではVccより低い電圧Vcc1 が供給される。
請求項（抜粋）：
半導体メモリチップ内部に存在する第1電源電圧と、前記半導体メモリチップ内部に存在する前記第1電源電圧よりも電位が低い第2電源電圧と、前記第2電源電圧が与えられる少くともセンスアンプを含むメモリセルアレイ部と、前記メモリセルアレイ部に第2電源電圧が与えられているときに前記第1電源電圧が与えられる前記メモリセルアレイ部以外の周辺回路とを具備したことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/413
, G11C 11/407
, H01L 27/11
G11C 11/34 335 A
, G11C 11/34 354 F
, H01L 27/10 381
