特許

J-GLOBAL ID：200903034489854470

半導体装置及びその製造方法

発明者： 藤森 高司
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-108064
公開番号（公開出願番号）：特開2002-305301
出願日： 2001年04月06日
公開日（公表日）： 2002年10月18日
要約：

【要約】【課題】 高耐圧トランジスタのゲート電極上のコンタクトホールとソース/ドレイン領域の拡散層上のコンタクトホールを同じエッチング工程で同時に形成しても、高耐圧トランジスタの信頼性の低下を抑制できる半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、シリコン基板1に溝1aを形成する工程と、この溝内にゲート酸化膜3を形成する工程と、このゲート酸化膜上にゲート電極4を形成する工程と、シリコン基板のソース/ドレイン領域に拡散層5を形成する工程と、ゲート電極4及び拡散層5の上に層間絶縁膜6を形成する工程と、この層間絶縁膜をドライエッチングすることにより、該層間絶縁膜にゲート電極及びソース/ドレイン領域の拡散層それぞれの上に位置する第1〜第3のコンタクトホール6a〜6cを形成する工程と、を具備する。

請求項（抜粋）：

半導体基板に溝を形成する工程と、この溝内にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、半導体基板のソース/ドレイン領域に拡散層を形成する工程と、ゲート電極及びソース/ドレイン領域の拡散層の上に絶縁膜を形成する工程と、この絶縁膜をドライエッチングすることにより、該絶縁膜にゲート電極及びソース/ドレイン領域の拡散層それぞれの上に位置するコンタクトホールを形成する工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/768

FI (3件)：

H01L 21/28 L ,  H01L 29/78 301 G ,  H01L 21/90 C

Fターム (41件)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD08 ,  4M104DD16 ,  4M104DD24 ,  4M104DD43 ,  4M104FF27 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG20 ,  4M104HH20 ,  5F033JJ00 ,  5F033KK01 ,  5F033KK04 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ38 ,  5F033RR04 ,  5F033SS11 ,  5F033VV06 ,  5F033XX00 ,  5F140AA26 ,  5F140BA01 ,  5F140BB02 ,  5F140BB06 ,  5F140BD19 ,  5F140BE03 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF43 ,  5F140BF44 ,  5F140BG28 ,  5F140BK13 ,  5F140BK26 ,  5F140CB01 ,  5F140CC03 ,  5F140CC12