特許

J-GLOBAL ID：200903034506451296

RAMのテスト方法

発明者： 慶田 久彌 ,  武信 聖児
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-312357
公開番号（公開出願番号）：特開2001-135096
出願日： 1999年11月02日
公開日（公表日）： 2001年05月18日
要約：

【要約】【課題】複数のRAMを搭載する半導体装置のテスト時間を短縮することができるRAMのテスト方法を提供する。【解決手段】少なくとも2つ以上のRAMを搭載する半導体装置において、ワード数の最も少ないRAMの良否を単独で検証し、ワード数の最も多いRAMの全てのワードにわたって、全てのRAMの各々に対して共通のテストデータを並列に書き込んだ後、全てのRAMの各々から並列にテストデータを読み出し、ワード数の最も少ないRAMから読み出されるテストデータとワード数の最も少ないRAMを除く残りの全てのRAMの各々から読み出されるテストデータとを半導体装置の内部で並列に比較し、その比較結果を半導体装置の外部に出力することにより、上記課題を解決する。

請求項（抜粋）：

少なくとも2つ以上のRAMを搭載する半導体装置において、ワード数の最も少ないRAMの良否を単独で検証し、ワード数の最も多いRAMの全てのメモリアドレスにわたって、全てのRAMの各々に対して共通のテストデータを並列に書き込んだ後、全てのRAMの各々から並列に前記テストデータを読み出し、前記ワード数の最も少ないRAMから読み出されるテストデータと当該ワード数の最も少ないRAMを除く残りの全てのRAMの各々から読み出されるテストデータとを前記半導体装置の内部で並列に比較し、その比較結果を前記半導体装置の外部に出力することを特徴とするRAMのテスト方法。

IPC (3件)：

G11C 29/00 671 ,  G11C 29/00 651 ,  G11C 11/401

FI (3件)：

G11C 29/00 671 R ,  G11C 29/00 651 P ,  G11C 11/34 371 A

Fターム (12件)：

5B024AA15 ,  5B024BA29 ,  5B024CA07 ,  5B024CA16 ,  5B024EA02 ,  5L106AA01 ,  5L106AA02 ,  5L106DD02 ,  5L106DD03 ,  5L106DD04 ,  5L106DD06 ,  5L106GG07