特許

J-GLOBAL ID：200903034547679498

半導体装置の製法

発明者： 大津 孝二
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平3-205896
公開番号（公開出願番号）：特開平5-047919
出願日： 1991年08月16日
公開日（公表日）： 1993年02月26日
要約：

【要約】【目的】 トレンチ溝にて素子分離されたMOS型FETにおけるゲート耐圧の向上を図ると共に、リーク電流不良の改善を図り、MOS型FETの高信頼性化及び高歩留り化を達成させる。【構成】 シリコン基板1上にSi3 N4 膜2及び多結晶シリコン層3を形成した後、選択的にSi3 N4 膜2及び多結晶シリコン層3並びにその下層のシリコン基板1の一部を除去して、シリコン基板1にトレンチ溝6を形成し、その後、トレンチ溝6内にSiO2 膜9を埋め込んだ後、上層の多結晶シリコン層3を除去する。その後、全面に選択酸化を行って、トレンチ溝6内のSiO2 膜9を上方に成長させて、素子形成領域7のエッヂ部分aにまるみを帯びさせた後、上層のSi3 N4 膜2を除去する。その後、素子形成領域7上にゲート絶縁膜10を形成した後、ゲート電極11を形成する。

請求項（抜粋）：

トレンチ溝によって素子分離された素子形成領域上を含んでゲート電極が形成された半導体装置の製法において、基体上に少なくとも耐酸化膜を含む積層膜を形成する工程と、選択的に上記積層膜及びその下層の上記基体の一部を除去して上記基体に上記トレンチ溝を形成する工程と、上記トレンチ溝内に絶縁膜を埋め込む工程と、全面に選択酸化を施す工程を有することを特徴とする半導体装置の製法。

IPC (2件)：

H01L 21/76 ,  H01L 29/784

引用特許：

審査官引用 (2件)

• 特開昭61-176134
  
• 特開昭59-121865