特許

J-GLOBAL ID：200903034547777619

半導体装置

発明者： 勝又 正明
出願人/特許権者： 矢崎総業株式会社
代理人 (1件)： 瀧野 秀雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-294262
公開番号（公開出願番号）：特開平8-153868
出願日： 1994年11月29日
公開日（公表日）： 1996年06月11日
要約：

【要約】【目的】光感度とdv/dt耐量とを同時に改善する。【構成】ベース層を低抵抗N型シリコン基板11とN型高抵抗層12とN型低抵抗層13の三つに分け、低抵抗層11,13のシート抵抗を1〜220Ω-cm、高抵抗層12のシート抵抗を200〜10000Ω-cmにする。高抵抗層12にP+ 型ゲート領域5と複数個のP+ 型埋込ゲート領域6を設ける。シリコン基板11の下面にP+ 型アノード領域2を、N型層13の上面にN+ 型カソード領域3を設ける。カソード領域3の表面からメサ・エッチしてゲート領域5を露出させる。パッシベーション膜10を形成し、窓あけした後、カソード領域3、ゲート領域5、アノード領域2の表面にカソード電極7、ゲート電極8、アノード電極9を設ける。

請求項（抜粋）：

一導電型半導体層からなるベース領域と、このベース領域の一方の面に設けられた一導電型で前記ベース領域よりも不純物濃度が高いカソード領域と、このカソード領域の表面に分割して設けられた複数のカソード電極と、前記ベース領域の他方の面に設けられた逆導電型アノード領域と、前記カソード領域とアノード領域との間の前記ベース領域に接して設けられた逆導電型ゲート領域と、前記カソード領域とアノード領域との間の前記ベース領域に埋込まれかつ前記ゲート領域と離れて設けられた逆導電型埋込ゲート領域とを有する半導体装置において、前記ベース領域を一導電型半導体のアノード側低抵抗層と、このアノード側低抵抗層よりも抵抗値が高いゲート周辺高抵抗層と、このゲート周辺高抵抗層よりも抵抗値が低いカソード側低抵抗層の三層に分け、前記ゲート周辺高抵抗層に前記ゲート領域と埋込ゲート領域とを設けたことを特徴とする半導体装置。