特許
J-GLOBAL ID：200903034550436075
集積半導体回路
発明者：
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出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-179270
公開番号（公開出願番号）：特開平6-188372
出願日： 1993年07月20日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 降服電圧及び低寄生基板電流に関する特性を適切に維持して既知の場合よりも占めるスペースを小さくした集積半導体回路を提供する。【構成】 ダイオードとJFETとの直列接続により、ダイオードにまたがる電圧をJFETのピンチオフ電圧のレベルに制限でき、従ってJFETを通る電圧をダイオードの降服電圧よりも高くでき、このことは、基板への漏洩電流を減少させる為に多量ドープの埋込領域がダイオードの下側に形成されている高電圧集積回路において特に重要となる。本発明によれば、島絶縁領域17により囲まれた共通の島10内にJFETを少なくとも1つの他の回路素子と一緒に形成し、JFETのゲート18を島の縁部に沿って延在させるとともに実質的にJFETのソース15によってのみ島絶縁領域の関連部分から分離させる。ピンチオフ状態で、ゲート領域が島を高電圧部分とダイオードに結合された低電圧部分とに分割する。ダイオードとJFETとは極めて小さなスペースを占める。
請求項（抜粋）：
表面に隣接する第1導電型の層状領域を有する半導体本体を具える集積半導体回路であって、前記層状領域は前記表面側とは反対側で第1導電型とは反対の第2導電型の領域であって以後基板と称する領域により制限されており、前記層状領域内には記録された1個又は複数個の島が形成され、島内には少なくともダイオードを含む1個又は複数個の回路素子が形成され、前記ダイオードは前記層状領域内に設けられた第2導電型の表面領域の形態の第1主電極領域と、第1導電型の第2主電極領域とを有し、この第2主電極領域は前記第1主電極領域に隣接する前記層状領域の一部分を有し、前記第2主電極領域は接合型電界効果トランジスタのソース領域に接続され、この接合型電界効果トランジスタのチヤネルは前記ダイオードに隣接して位置している前記層状領域の一部分により形成されている集積半導体回路において、前記接合型電界効果トランジスタが、島絶縁領域により横方向で囲まれた島より成るドレイン領域を有し、この島は同時に少なくとも1つの他の回路素子の領域を形成しており、前記接合型電界効果トランジスタは更に島の縁部に延在する第2導電型のゲート領域を有し、このゲート領域は接合型電界効果トランジスタのソース領域に属する第1導電型の実質的な挿入領域により島絶縁領域の隣接部分から分離されていることを特徴とする集積半導体回路。
IPC (4件)：
H01L 27/06
, H01L 21/337
, H01L 29/808
, H01L 27/095
H01L 27/06 F
, H01L 29/80 C
, H01L 29/80 E
