特許
J-GLOBAL ID：200903034567492645
半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-122149
公開番号（公開出願番号）：特開平9-213906
出願日： 1996年04月19日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】 DRAMメモリセルを微細化しても、トンネル形状のストレージ電極の形状不良が発生しないようにする。【解決手段】 第1のラインパターンに側壁12を形成すると同時に第1のラインパターン間を自己整合的に分離し、この後に第1のラインパターンと交差する第2のラインパターンのフォトレジスト43をマスクとして多結晶シリコン膜12、42を除去する。そして、ウエットエッチングで多結晶シリコン膜9、12、42に取り囲まれたシリコン酸化膜を除去してトンネル形状の空洞14を形成する。さらに、フォトレジスト43をマスクとして残る多結晶シリコン膜12、9を除去することにより、2つのラインパターンの交差部分にトンネル形状のストレージ電極を形成する。
請求項（抜粋）：
メモリセルがトランジスタとキャパシタとから構成されており、前記キャパシタのストレージ電極がトンネル形状に形成された半導体記憶装置の製造方法において、半導体基板の上に前記トランジスタを形成する工程と、前記トランジスタの上層に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に、前記トランジスタのソースおよびドレインの一方と接続される第1の導電膜を形成する工程と、前記第1の導電膜の上に、前記第1の絶縁膜とは異なる材料からなる第2の絶縁膜および第2の導電膜を形成する工程と、前記第1の導電膜、前記第2の絶縁膜および前記第2の導電膜のうち少なくとも前記第2の絶縁膜および前記第2の導電膜を第1のラインパターンに加工する工程と、第3の導電膜を全面に形成する工程と、前記第3の導電膜をエッチバックすることにより、少なくとも前記第2の導電膜および前記第2の絶縁膜の側面に前記第3の導電膜の側壁パターンを形成する工程と、前記第1のラインパターンと交差する第2のラインパターンのエッチングマスクを用い、この第2のラインパターン間において前記第2の絶縁膜が露出するまで前記第2の導電膜をエッチング除去する工程と、前記第1の絶縁膜をエッチング保護膜として等方性エッチングを施すことにより、前記第1のラインパターンに加工された前記第2の絶縁膜を除去する工程と、前記第2のラインパターンのエッチングマスクを用い、この第2のラインパターン間に残存する前記第1および第3の導電膜をエッチング除去する工程と、前記第1のラインパターンと前記第2のラインパターンとの交差部分に残存する前記第1、第2および第3の導電膜からなるトンネル形状のストレージ電極の表面をキャパシタ誘電体膜で被覆する工程と、前記キャパシタ誘電体膜を介して前記ストレージ電極と対向するセルプレート電極としての第4の導電膜をパターン形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
