特許
J-GLOBAL ID：200903034567872715
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-182836
公開番号（公開出願番号）：特開平5-029585
出願日： 1991年07月24日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】サブミスロンのゲートを有する大容量マルチゲートマスクROMにおいて、アルミニウム配線一拡散層間のコンタクトは、アスペクト比が1以上となり、多結晶シリコンなどによる埋込みコンタクトを使用していた。しかし、そのために、製造工期が著しく長くなるという問題点があった。【構成】第2のゲート電極(103a,103b)を形成する際に、これをアルミニウム配線112一拡散層間のコンタクト孔113の埋め込みに用いることにより、実質的なアスペクト比を下げ、コンタクト形成を容易にするので、ROMデータの書き込み工程以後の製造工期を短縮できるという効果がある。
請求項（抜粋）：
半導体基板上に第1のゲート絶縁膜を介して第1の多結晶シリコン膜、第1の金属シリサイド膜及び第1の絶縁膜を順次形成する工程と,前記第1の絶縁膜、前記第1の金属シリサイド膜及び第1の多結晶シリコン膜を選択的にエッチングして表面を前記第1の絶縁膜で覆われた第1のゲート電極を複数形成する工程と,複数の前記第1のゲート電極をそれぞれマスクに前記半導体基板と逆導電型のイオンを注入してソース・ドレイン領域を形成する工程と,第2の絶縁膜を堆積したのちエッチバックし前記第1のゲート電極の側面にそれぞれスペーサを形成する工程と,前記第1の絶縁膜及び前記スペーサをそれぞれマスクとして前記半導体基板をエッチングしそれぞれ溝を形成する工程と,前記溝の側面および底面に第2のゲート絶縁膜を形成する工程と,コンタクト形成予定領域の前記第2のゲート絶縁膜を除去する工程と,第2の多結晶シリコン膜を堆積したのちエッチバックし前記第1のゲート電極間の溝を埋める工程と,第2の金属シリサイド膜を堆積しパターニングし第2のゲート電極を形成する工程と,所定の第1のゲート電極部分直下あるいは第2のゲート電極部分直下のチャネル領域に前記半導体基板と逆導電型のイオンを注入して情報を書き込む工程と,前記工程後全面に層間絶縁膜を形成する工程と,所定のソース・ドレイン領域上の前記層間絶縁膜にコンタクト孔を設けたのち電極配線を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
H01L 27/112
, H01L 21/3205
H01L 27/10 433
, H01L 21/88 N
