特許
J-GLOBAL ID：200903034569017685
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-331963
公開番号（公開出願番号）：特開平10-098168
出願日： 1996年12月12日
公開日（公表日）： 1998年04月14日
要約：
【要約】【課題】セルサイズが6F2 になるCOB構造で開放ビット線方式のDRAMを提供する。【解決手段】異なる素子領域列に属して隣接する2つの矩形素子領域103は(矩形素子領域103の)長辺方向になすピッチ(6F)の1/3ピッチ(2F)ずつずらして配置され、さらに矩形素子領域103の中央に設けられたN型拡散層に局所コンタクト孔108を介して接続する局所配線109はワード線105に平行に設けられている。ビットコンタクト孔111を介して局所配線109に接続されるビット線113の配線ピッチは2Fである。
請求項（抜粋）：
半導体基板の表面に設けられたトランジスタと、該トランジスタの上部に設けられたビット線と、容量下部電極,容量絶縁膜および容量上部電極からなる該ビット線の上部に設けられたキャパシタとによりメモリセルが構成され、前記半導体基板の表面の素子分離領域に設けられたフィールド酸化膜によって画定された矩形素子領域はそれぞれ所定の間隔を有して該半導体基板の表面に配置され、該矩形素子領域は該矩形素子領域の長辺方向に沿って複数の素子領域列をなし、異なる素子領域列に属して隣接する2つの該矩形素子領域は該矩形素子領域の長辺方向になすピッチの1/3ピッチずつ順にずれて配置され、該矩形素子領域にはそれぞれ2つの前記トランジスタが設けられ、2つの前記トランジスタは、前記矩形素子領域の表面に設けられたゲート酸化膜を介して該矩形素子領域の長辺方向と直交し,前記半導体基板の表面上に設けられた平行な2つのワード線と、該フィールド酸化膜および2つの該ワード線に挟まれて該矩形素子領域の表面の中央に設けられた第1の拡散層と、該フィールド酸化膜および1つの該ワード線に挟まれて該矩形素子領域の表面の両端に設けられた2つの第2の拡散層とから構成され、ビットコンタクト孔を介して前記第1の拡散層に接続される前記ビット線が前記素子領域列に沿って前記ワード線と直交して該ワード線の上部に配置され、局所コンタクト孔を介してそれぞれの前記矩形素子領域に設けられた2つの前記第2の拡散層に接続する2つの局所配線が、前記ワード線に平行に,かつそれぞれ逆向に前記フィールド酸化膜上まで延在して配置され、前記ビット線の間に設けられた容量コンタクト孔を介して前記フィールド酸化膜上まで延在された前記局所配線の一端に接続される前記容量下部電極が、前記ビット線の上部に形成されることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 B
, H01L 27/10 681 B
