特許
J-GLOBAL ID：200903034575021120
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-183408
公開番号（公開出願番号）：特開平6-029213
出願日： 1992年07月10日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 半導体装置の製造方法に関し、HEMTやMESFETなどの集積回路装置で問題になっている素子間の電気的な相互干渉の問題、特に、サイド・ゲート効果を低減するのに効果的で、且つ、制御性良く実現することができるエピタキシャル層を容易に得られるようにする。【構成】 GaAs基板1上に窒化シリコン膜2を形成してからパターニングを行って下地のGaAs基板1を選択的に露出させ、GaAs基板1とその上に成長させるノンドープGaAsバッファ層との界面及び前記窒化シリコン膜2とその上を覆うノンドープGaAsバッファ層との界面に生成される準位に起因する空乏層の拡がり層厚を越える厚さにノンドープGaAsバッファ層3を全面に形成し、その上に少なくとも例えばノンドープGaAs電子走行層5を含む半導体積層体を全面に形成し、前記半導体積層体に電極を形成する。
請求項（抜粋）：
単結晶半導体基板上に絶縁性の膜を形成してからパターニングを行って下地の単結晶半導体基板表面を選択的に露出させる工程と、次いで、前記単結晶半導体基板とその上に成長させるエピタキシャル成長層との界面及び前記絶縁性の膜とその上を覆うエピタキシャル成長層との界面に生成される界面準位に起因する空乏層の拡がり層厚を越える厚さにノンドープ・エピタキシャル成長緩衝層を全面に形成する工程と、次いで、少なくともキャリヤが流れる能動層を含むエピタキシャル成長半導体積層体を全面に形成する工程と、次いで、前記エピタキシャル成長半導体積層体の所要箇所に電極を形成して完成させる工程とが含まれてなることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/20
, H01L 21/203
, H01L 21/338
, H01L 29/812
H01L 29/80 B
, H01L 29/80 H
