特許
J-GLOBAL ID：200903034575455449
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-089290
公開番号（公開出願番号）：特開2001-274340
出願日： 2000年03月28日
公開日（公表日）： 2001年10月05日
要約：
【要約】【課題】 素子の微細化を図りつつ、大容量のキャパシタや二種類以上の容量を有する複数のキャパシタを形成することを可能とし、かつ、電界集中を緩和することを可能とする。【解決手段】 絶縁膜内に第1の配線13が形成されており。この第1の配線13とは別に下部電極膜15と上部電極膜17と誘電体膜16からなるキャパシタ28が形成されている。また、キャパシタ28を構成する誘電体膜16の膜厚は、Cu拡散防止膜14の膜厚とシリコン窒化膜19及び21の膜厚を足した膜厚とほぼ等しい。
請求項（抜粋）：
第1の絶縁膜内に選択的に形成された配線と、全面に形成された第2の絶縁膜と、前記配線以外の前記第2の絶縁膜上に形成された第1の電極膜と、前記第1の電極膜上に形成され、膜厚が薄い領域を有する第3の絶縁膜と、前記膜厚が薄い領域以外の第3の絶縁膜上に形成された第2の電極膜と、前記第2の電極膜を覆い、かつ前記第3の絶縁膜の膜厚が薄い領域上に形成された第4の絶縁膜と、全面に形成された第5の絶縁膜と、前記第5の絶縁膜上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、前記第1の層間絶縁膜内に形成された前記第2の電極膜と接続する第1のViaホールと、少なくとも前記膜厚が薄い領域の第3の絶縁膜と側面が接し、前記第1の層間絶縁膜内に形成された前記第1の電極膜と接続する第2のViaホールと、前記第1の層間絶縁膜内に形成された前記配線と接続する第3のViaホールと、前記第2の層間絶縁膜内に形成された前記第1、第2、第3のViaホール上にそれぞれ位置する配線溝とを具備することを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 27/04 C
, H01L 27/04 A
5F038AC05
, 5F038AC07
, 5F038AC15
, 5F038AC17
, 5F038CA02
, 5F038CA05
, 5F038CA07
, 5F038EZ14
, 5F038EZ15
, 5F038EZ20
