特許
J-GLOBAL ID：200903034595982542
同期型半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-242597
公開番号（公開出願番号）：特開2001-067866
出願日： 1999年08月30日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 データの読出/書込動作時にメモリセルへのデータの再書込を十分に行なうことが可能な同期型半導体記憶装置を提供する。【解決手段】 SDRAMにおいて、センスアンプ活性化信号S0Nが活性化レベルの「H」レベルになってから所定時間Td経過後に活性化レベルの「L」レベルになる信号ZS0Dを導入する。バースト期間中に「H」レベルになる信号COLPが「L」レベルになり、かつ信号ZS0Dが「L」レベルになった場合にワード線WLを非選択レベルの「L」レベルに立下げる。したがって、ビット線対BL,/BL間の電位差を十分に増幅することができ、メモリセルMCへのデータの再書込を十分に行なうことができる。
請求項（抜粋）：
クロック信号に同期して予め定められたビット数のデータの読出/書込を行なう同期型半導体記憶装置であって、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含むメモリアレイ、行アドレス信号に従って複数の前記ワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにしてそのワード線に対応する複数のメモリセルを活性化させ、リセット信号に応答してそのワード線を非選択レベルにする行選択回路、各ビット線対に対応して設けられ、前記行選択回路によってワード線が選択レベルにされたことに応じて対応のビット線対に生じた微小電位差を予め定められた電圧に増幅するセンスアンプ、列アドレス信号に従って複数の前記ビット線対のうちの前記予め定められたビット数と同数のビット線対を順次選択する列選択回路、前記列選択回路によって選択されたビット線対を介して前記行選択回路によって活性化されたメモリセルのデータの読出/書込を行なう読出/書込回路、および前記行選択回路によってワード線が選択レベルにされてから予め定められた第1の時間が経過し、かつ前記列選択回路によって前記予め定められたビット数と同数のビット線対が選択されたことに応じて、前記行選択回路に前記リセット信号を与える信号発生回路を備える、同期型半導体記憶装置。
FI (2件)：
G11C 11/34 362 S
, G11C 11/34 354 C
5B024AA15
, 5B024BA09
, 5B024BA11
, 5B024BA13
, 5B024BA21
, 5B024BA23
, 5B024CA11
