特許

J-GLOBAL ID：200903034598687614

不揮発性メモリ装置及びその製造方法

発明者： 朱 京 中 ,  金 建 秀
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 八田 幹雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-329581
公開番号（公開出願番号）：特開平11-307746
出願日： 1998年11月19日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】 不揮発性メモリ装置及びその製造方法を提供する。【解決手段】 不揮発性メモリ装置において、複数本のビットライン130 は一定間隔で平行に配列され、第1アクティブ領域101aはビットライン130 に平行にその下部に形成され、複数本のワードライン110 はビットライン130 に垂直に一定の間隔で配列され、複数個の単位セルはビットライン130 とワードライン110 との交差部位の第1アクティブ領域101aに形成され、さらに、ダミーソースライン132 は複数本のビットライン130 ごとにそれに平行に配列され、第2アクティブ領域101bはダミーソースライン132 に平行にその下部に形成され、ソース/ドレイン領域は単位セルと単位セルとの間に交互に形成され、さらに、第3アクティブ領域はワードライン110 に沿ってソース領域にセルフアラインされてなり、ダミーソースライン132 に連結され、金属シリサイド層は第1アクティブ領域101aのドレイン領域の上部、第3アクティブ領域の上部、及びワードライン110を形成するコントロールゲートの上部に形成される。

請求項（抜粋）：

フローティングゲートとコントロールゲートとが積層されたスタック形態のゲート構造のメモリセルアレイを有する不揮発性メモリ装置において、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに平行にその下部に形成された第1アクティブ領域と、前記ビットラインに垂直に一定の間隔で配列された複数本のワードラインと、前記ビットラインとワードラインとの交差部位の前記第1アクティブ領域に形成される単位セルと、前記複数本のビットラインごとにビットラインに平行に配列されたダミーソースラインと、前記ダミーソースラインに平行にその下部に形成された第2アクティブ領域と、前記単位セルと単位セルとの間に交互に形成されたソース/ドレイン領域と、前記ワードラインに沿って前記ソース領域にセルフアラインされてなり、前記ダミーソースラインに連結された第3アクティブ領域と、前記第1アクティブ領域のドレイン領域の上部、前記第3アクティブ領域の上部、及び前記ワードラインを形成するコントロールゲートの上部に形成される金属シリサイド層と、を備えることを特徴とする不揮発性メモリ装置。

IPC (6件)：

H01L 27/115 ,  G01R 31/28 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 434 ,  G01R 31/28 V ,  G11C 17/00 622 A ,  G11C 17/00 624 ,  H01L 29/78 371