特許

J-GLOBAL ID：200903034602117720

半導体装置

発明者： 小林 和男
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-245391
公開番号（公開出願番号）：特開2002-158295
出願日： 2001年08月13日
公開日（公表日）： 2002年05月31日
要約：

【要約】【課題】 データ読み出し用ビット線とデータ書き込み用ビット線との容量カップリングを低減させて、データの誤検出を防止する。【解決手段】 メモリセル列の任意のメモリセルよりデータを読み出す第1のビット線対BM,/BMと、メモリセル列の他の任意のメモリセルにデータを書き込む第2のビット線対BS,/BSとは、層間絶縁膜32を介して、それぞれ異なる層に形成される。平面視にて、第1のビット線対BM,/BMのビット線間隔が、第2のビット線対BS,/BSのビット線間隔よりも広く、第1のビット線対BM,/BMの間に第2のビット線対BS,/BSが配置される。第1のビット線対BM,/BMと同層であって、第1のビット線対BM,/BMの間に、グランド電位に設定される第1の配線層VSSを有する。第2のビット線対BS,/BSと同層で、第1のビット線対BM,/BMの各々のビット線と層間絶縁膜32を介してそれぞれ対向し、互いにグランド電位に設定される第2,第3の配線層40,42を有する。

請求項（抜粋）：

列方向に沿って配列された複数のメモリセルと、行方向に沿って延び、前記複数のメモリセルの中から任意の2つを非同期で選択可能な複数のワード線と、前記列方向に沿って延びて前記複数のメモリセルに共用され、選択された一つのメモリセルに接続される第1のデータ線と、前記列方向に沿って延びて前記複数のメモリセルに共用され、選択された他の一つのメモリセルに接続される第2のデータ線と、を有し、前記第1のデータ線と前記第2のデータ線とは、層間絶縁膜を介して互いに異なる層に形成されていることを特徴とする半導体装置。

IPC (3件)：

H01L 21/8244 ,  G11C 11/41 ,  H01L 27/11

FI (3件)：

H01L 27/10 381 ,  G11C 11/34 K ,  G11C 11/34 345

Fターム (12件)：

5B015HH01 ,  5B015JJ14 ,  5B015NN01 ,  5B015PP02 ,  5B015PP03 ,  5F083AD00 ,  5F083BS00 ,  5F083GA03 ,  5F083GA12 ,  5F083KA05 ,  5F083KA16 ,  5F083LA12

引用特許：

審査官引用 (5件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-171976   出願人：松下電子工業株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平7-230355   出願人：富士通株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-204528   出願人：ソニー株式会社
• 特開平4-253371
  
• 特開昭63-188890