特許

J-GLOBAL ID：200903034635401050

半導体装置および半導体装置の設計方法

発明者： 古川 且洋
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2007-212735
公開番号（公開出願番号）：特開2009-048355
出願日： 2007年08月17日
公開日（公表日）： 2009年03月05日
要約：

【課題】設計期間の短縮を実現可能な半導体装置の設計方法を提供する。【解決手段】例えば、2ステージCMOSオペアンプ回路の電気的特性を算出する回路シミュレータ部SIMと、オペアンプ回路内の回路定数を変更しながらSIMを動作させ、予め定めた設計仕様SPECを満足する回路定数を自動探索する最適化制御部OPTを設ける。OPTでは、予め定めた複数のパラメータの関数となる制約式に基づいて、各パラメータ値を逐次変更しながら各トランジスタおよび位相補償容量の回路定数を算出し、それをSIMに反映させる。位相補償容量の制約式は、オペアンプ回路の1ステージ目および2ステージ目の出力容量と、予め定めた位相余裕と、パラメータkb’の関数で規定され、この出力容量は各トランジスタの回路定数で定められる。このような制約式を用いることで、回路定数の探索範囲を狭めることが可能となる。【選択図】図1

請求項（抜粋）：

オペアンプ回路を含んだ回路図と、前記オペアンプ回路内の各回路素子に対して設定され、複数のパラメータの関数で規定される制約式と、前記複数のパラメータの可変範囲と、前記オペアンプ回路が満たすべき電気的特性の値を含んだ設計仕様とを入力とし、コンピュータシステムが前記オペアンプ回路内の各回路素子の回路定数を自動設計する半導体装置の設計方法であって、 前記オペアンプ回路は、位相補償容量を含んだ2ステージ構成の等価回路で表現可能となっており、 前記制約式には、 前記オペアンプ回路内の複数のトランジスタの各回路定数を算出するための第1制約式と、 前記オペアンプ回路内の前記位相補償容量CCの回路定数を算出するための第2制約式とが含まれ、 前記第2制約式は、予め定めた固定値となる位相余裕φと、前記2ステージ構成の内の1ステージ目の出力容量C1と、2ステージ目の出力容量C2と、前記複数のパラメータの一つとなるkb’とを用いて、 CC=kb’・√((tanφ/2)・C1C2) で定義され、 前記コンピュータシステムは、 前記複数のパラメータの値を前記可変範囲の中から選択し、この選択した値を前記第1制約式に代入することで前記複数のトランジスタの各回路定数を算出する第1処理と、 前記第1処理で算出された前記複数のトランジスタの各回路定数を用いて前記第2制約式内の出力容量C1およびC2を算出し、前記パラメータkb’の値を0<kb’≦1の中から選択することで前記位相補償容量CCの回路定数を算出する第2処理と、 前記第1処理および前記第2処理で算出された回路定数が反映された状態の前記回路図に対して回路シミュレーションを実行し、電気的特性の算出を行う第3処理と、 前記第3処理での電気的特性の算出結果が前記設計仕様を満たすようになるまで、前記複数のパラメータの値を再選択しながら前記第1処理〜前記第3処理をループさせる第4処理とを実行することを特徴とする半導体装置の設計方法。

IPC (3件)：

G06F 17/50 ,  H01L 21/82 ,  H03F 3/45

FI (3件)：

G06F17/50 652A ,  H01L21/82 C ,  H03F3/45 B

Fターム (29件)：

5B046AA08 ,  5B046BA03 ,  5F064BB21 ,  5F064CC09 ,  5F064CC23 ,  5F064HH06 ,  5F064HH09 ,  5J500AA01 ,  5J500AA47 ,  5J500AC00 ,  5J500AC26 ,  5J500AF00 ,  5J500AH10 ,  5J500AH17 ,  5J500AH25 ,  5J500AH29 ,  5J500AK00 ,  5J500AK01 ,  5J500AK05 ,  5J500AK09 ,  5J500AK47 ,  5J500AM04 ,  5J500AM17 ,  5J500AM21 ,  5J500AT01 ,  5J500AT07 ,  5J500DN22 ,  5J500DN24 ,  5J500DP02