特許
J-GLOBAL ID：200903034641758814
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-249721
公開番号（公開出願番号）：特開平6-103778
出願日： 1992年09月18日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】 装置全体の動作におけるワード線の遅延時間の最適化を図るために、各メモリセルアレイからの読み出しビット数の割り当て及び列方向の分割を適正化することにより、チップ面積の増大を最小限に抑えた、コストパフォーマンスに優れた半導体記憶装置を提供すること。【構成】 第1行デコーダ11の両側に、それぞれワード線選択駆動回路12,12及び第1メモリセルアレイ131(4096×512)、第2メモリセルアレイ132(4096×768)を配置した第1メモリブロック101、第1行デコーダ11の両側に、それぞれワード線選択駆動回路12,12及び第2メモリセルアレイ132,132を配置した第2メモリブロック102、並びに、第1行デコーダ11の両側に、それぞれワード線選択駆動回路12,12及び第2メモリセルアレイ132、第1メモリセルアレイ131を配置した第3メモリブロック103が並置された構成となっている。
請求項（抜粋）：
行デコーダの両側に、それぞれワード線選択駆動回路及びメモリセルアレイを配置して成るメモリブロックを複数個有して成る半導体記憶装置に於いて、上記複数のメモリセルアレイが、列方向のビット幅が互いに異なる複数種類のメモリセルアレイにより構成されることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/41
, G11C 11/401
, G11C 17/00
G11C 11/34 301 E
, G11C 11/34 371 K
