特許

J-GLOBAL ID：200903034645330061

半導体素子のレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラム

発明者： 島村 哲夫
出願人/特許権者： 三洋電機株式会社
代理人 (2件)： 吉田 研二 ,  石田 純
公報種別：公開公報
出願番号（国際出願番号）：特願2002-360382
公開番号（公開出願番号）：特開2004-193385
出願日： 2002年12月12日
公開日（公表日）： 2004年07月08日
要約：

【課題】パワートランジスタのレイアウト作業の負担を軽減できるレイアウト設計方法を提供する。【解決手段】パワートランジスタのゲート長L及び全ゲート幅Wtを取得する工程S200と、トランジスタ要素のゲート幅Wを取得する工程S202と、トランジスタ要素の列数Nc及び行数Nrを取得し、前記ゲート幅W、前記列数Nc及び前記行数Nrの積が前記全ゲート幅Wt以上である場合に、前記ゲート長L及び前記ゲート幅Wを有するトランジスタ要素を前記列数Nc及び前記行数Nrで配置してパワートランジスタのレイアウトを行う工程S204とを含むレイアウト設計方法によって上記課題を解決できる。【選択図】 図2

請求項（抜粋）：

複数のトランジスタ要素を並列に配置してパワートランジスタのレイアウトを行うためのレイアウト設計方法であって、 パワートランジスタの要求特性を取得する工程と、 トランジスタ要素の構成を取得する工程と、 トランジスタ要素の列数及び行数を取得して、前記構成を有するトランジスタ要素を当該列数及び当該行数で配置することによって前記パワートランジスタの要求特性が満たされる場合に、前記構成を有するトランジスタ要素を前記列数及び前記行数で配置してパワートランジスタのレイアウトを行う工程と、 を含むことを特徴とするレイアウト設計方法。

IPC (2件)：

H01L21/82 ,  G06F17/50

FI (4件)：

H01L21/82 D ,  G06F17/50 658J ,  G06F17/50 658N ,  H01L21/82 C

Fターム (13件)：

5B046AA08 ,  5B046BA05 ,  5F064CC02 ,  5F064CC09 ,  5F064DD02 ,  5F064DD05 ,  5F064DD09 ,  5F064DD13 ,  5F064DD19 ,  5F064EE27 ,  5F064HH06 ,  5F064HH09 ,  5F064HH11