特許

J-GLOBAL ID：200903034684499634

半導体記憶装置

発明者： 垂石 敏伯 ,  大石 貫時
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平8-088851
公開番号（公開出願番号）：特開平9-251774
出願日： 1996年03月18日
公開日（公表日）： 1997年09月22日
要約：

【要約】【課題】 そのレイテンシー3の読み出しモードにおけるアクセスタイムを犠牲にすることなく、レイテンシーモードを有するシンクロナスDRAM等の動作マージンを高め、その動作を安定化する。【解決手段】 その遅延サイクル数を選択的に指定しうるレイテンシーモードを有し、かつ直列結合された2段構造の出力ラッチOL10〜OL1FならびにOL20〜OL2Fを備えるシンクロナスDRAM等において、レイテンシー2の読み出しモードで第1段出力ラッチOL10〜OL1Fをラッチ動作させ、第2段出力ラッチOL20〜OL2Fをスルー動作させるとともに、第1段出力ラッチに供給される出力ラッチ制御信号OL1の生成タイミングをレイテンシーごとに切り換える。これにより、第2段出力ラッチOL20〜OL2Fに供給される出力ラッチ制御信号OL2の生成タイミングを最短の状態で固定化しつつ、第1段出力ラッチOL10〜OL1Fに供給される出力ラッチ制御信号OL1の生成タイミングを遅延サイクル数に応じて最適化する。

請求項（抜粋）：

所定のクロック信号に従って同期動作し、かつ所定の起動制御信号に対して上記クロック信号の1ないし3サイクル分だけ読み出しデータの出力をそれぞれ遅らせる第1ないし第3のレイテンシーモードを有するものであって、さらに、第1の出力ラッチ制御信号に従って動作し、上記第1のレイテンシーモードにおいてスルー動作され、第2又は第3のレイテンシーモードにおいてラッチ動作される第1段出力ラッチと、第2の出力ラッチ制御信号に従って動作し、上記第1又は第2のレイテンシーモードにおいてスルー動作され、第3のレイテンシーモードにおいてラッチ動作される第2段出力ラッチとを含むデータ入出力回路を具備することを特徴とする半導体記憶装置。