特許
J-GLOBAL ID：200903034696107120
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-249958
公開番号（公開出願番号）：特開平6-103798
出願日： 1992年09月18日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】ロウ冗長を行うことができ、欠陥救済の自在性を高めた半導体記憶装置の提供を目的とする。【構成】本発明は、フローティングゲート、コントロールゲート、ソース電極及びドレイン電極を有する多数のメモリセルをマトリクス状に配列して共通基板上に形成し、各メモリセルのコントロールゲートを行(ロウ)単位でワード線に接続するとともに、各メモリセルのドレイン電極を列(コラム)単位でビット線に接続し、かつ、全てのメモリセルのソース電極を共通のソース配線に接続して構成する半導体記憶装置であって、前記ワード線の少なくとも1本を冗長ワード線とし、該冗長ワード線以外のワード線に繋がるメモリセルに欠陥が生じた場合には、該欠陥ワード線を冗長ワード線で置換する置換手段を備え、かつ、特定のメモリセルのデータを消去する場合は、該特定のメモリセルに繋がるワード線に所定の負電位を与えるとともに、他のワード線にゼロ電位又は所定の正電位を与え、さらに、前記共通のソース配線又は前記共通基板に所定の正電位を与える電位付与手段を備えたことを特徴とする。
請求項（抜粋）：
フローティングゲート、コントロールゲート、ソース電極及びドレイン電極を有する多数のメモリセルをマトリクス状に配列して共通基板上に形成し、各メモリセルのコントロールゲートを行(ロウ)単位でワード線に接続するとともに、各メモリセルのドレイン電極を列(コラム)単位でビット線に接続し、かつ、全てのメモリセルのソース電極を共通のソース配線に接続して構成する半導体記憶装置であって、前記ワード線の少なくとも1本を冗長ワード線とし、該冗長ワード線以外のワード線に繋がるメモリセルに欠陥が生じた場合には、該欠陥ワード線を冗長ワード線で置換する置換手段を備え、かつ、特定のメモリセルのデータを消去する場合は、該特定のメモリセルに繋がるワード線に所定の負電位を与えるとともに、他のワード線にゼロ電位又は所定の正電位を与え、さらに、前記共通のソース配線又は前記共通基板に所定の正電位を与える電位付与手段を備えたことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 16/06
