特許

J-GLOBAL ID：200903034761524108

半導体装置の製造方法および半導体装置

発明者： 米屋 伸英
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2005-261572
公開番号（公開出願番号）：特開2007-073857
出願日： 2005年09月09日
公開日（公表日）： 2007年03月22日
要約：

【課題】基板構成によらずに平坦性が良好に維持された下地面上に膜質の良好な薄膜半導体層を形成することができ、ごく薄いプラスチック基板上に特性の良好な素子を設けた半導体装置を得ることが可能な製造方法を提供する。【解決手段】第1支持基板1上に剥離層3を形成し、次いで剥離層3の表面上にソース/ドレイン電極5をパターン形成した後、これを覆う状態でゲート絶縁膜7を形成する。次に、ソース/ドレイン電極5間におけるゲート絶縁膜7上にゲート電極9をパターン形成する。その後、ゲート電極9を覆う状態で、ゲート絶縁膜7上に第2支持基板層11を形成する。ソース/ドレイン電極5〜ゲート電極9を、第2支持基板層11と一体にして、剥離層3の表面において第1支持基板1側から剥離する。この剥離によって得られたソース/ドレイン電極5およびゲート絶縁膜7で構成される剥離面A上に半導体薄膜層13を形成する。【選択図】図2

請求項（抜粋）：

第1 支持基板上に剥離層を形成する工程と、 前記剥離層の表面上にソース/ドレイン電極をパターン形成し、これを覆う状態でゲート絶縁膜を形成する工程と、 前記ソース/ドレイン電極間における前記ゲート絶縁膜上にゲート電極をパターン形成する工程と、 前記ゲート電極を覆う状態で前記ゲート絶縁膜上に第2支持基板層を形成する工程と、 前記ソース/ドレイン電極、ゲート絶縁膜、およびゲート電極を、前記第2支持基板層と一体にして、前記剥離層の表面において前記第1支持基板側から剥離する工程と、 前記剥離によって得られた前記ソース/ドレイン電極およびゲート絶縁膜で構成される剥離面上に半導体薄膜層を形成する工程と、 を行うことを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 21/02 ,  H01L 27/12 ,  H01L 51/05 ,  H01L 51/40

FI (6件)：

H01L29/78 627D ,  H01L29/78 618B ,  H01L29/78 627A ,  H01L27/12 B ,  H01L29/28 100A ,  H01L29/28 390

Fターム (32件)：

5F110AA18 ,  5F110BB01 ,  5F110CC03 ,  5F110DD01 ,  5F110DD24 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF27 ,  5F110FF29 ,  5F110GG05 ,  5F110GG42 ,  5F110GG43 ,  5F110GG44 ,  5F110HK01 ,  5F110HK02 ,  5F110HK04 ,  5F110HK32 ,  5F110HK33 ,  5F110HK34 ,  5F110QQ06 ,  5F110QQ14 ,  5F110QQ16 ,  5F110QQ19