特許

J-GLOBAL ID：200903034805135104

内部電流狭窄型半導体レ-ザ素子の製造方法

発明者： 八谷 光芳
出願人/特許権者： 日本ビクター株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平9-025884
公開番号（公開出願番号）：特開平10-215023
出願日： 1997年01月24日
公開日（公表日）： 1998年08月11日
要約：

【要約】【課題】 結晶欠陥や転位を低減した高い信頼性を有する内部電流狭窄型半導体レ-ザ素子を製造する方法を提供することを目的とする。【解決手段】 第1導電型GaAs基板1に第1導電型Ga1-X AlX As第1クラッド層2、Ga1-Y AlY As活性層3、第2導電型Ga1-Z AlZ As第2クラッド層4、第2導電型GaAsキャップ層5、AlAsマスク層6を順次積層後、AlAsマスク層6表面を酸化してAlV OW 層7を形成する。次に、フォトレジストパタ-ン8を形成し、第2クラッド層4の途中までエッチングを行い、ストライプ状メサ部9を形成し、フォトレジストパタ-ン8を除去後、ストライプ状メサ部9の両側面に第1導電型GaAs電流狭窄層10を形成する。AlAsマスク層6及び前記AlV OW 層7を除去後、第2導電型GaAsコンタクト層11を形成する。

請求項（抜粋）：

第1導電型GaAs基板上に第1導電型Ga<SB>1-X </SB>Al<SB>X </SB>As第1クラッド層(0 <x <1 )、Ga<SB>1-Y </SB>Al<SB>Y </SB>As活性層(0 <Y <1 )、第2導電型Ga<SB>1-Z </SB>Al<SB>Z </SB>As第2クラッド層(0 <Z <1 )、第2導電型GaAsキャップ層、AlAsマスク層を順次積層する第1工程と、前記AlAsマスク層表面を酸化してAl<SB>V </SB>O<SB>W </SB>層(0 <V ≦2 ,0 <W ≦3)を形成する第2工程と、前記Al<SB>V </SB>O<SB>W </SB>層上にフォトレジストパタ-ンを形成し、前記第2クラッド層の途中までエッチングを行い、ストライプ状メサ部を形成する第3工程と、前記フォトレジストパタ-ンを除去後、前記ストライプ状メサ部の両側面に第1導電型GaAs電流狭窄層を形成する第4工程と、前記AlAsマスク層及び前記Al<SB>V </SB>O<SB>W </SB>層を除去後、前記電流狭窄層及び前記ストライプ状メサ部上に第2導電型GaAsコンタクト層を形成する第5工程とからなることを特徴とする内部電流狭窄型半導体レ-ザ素子の製造方法。