特許

J-GLOBAL ID：200903034824494271

半導体装置の製造方法

発明者： 桑原 愼一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 平田 忠雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-313538
公開番号（公開出願番号）：特開2000-138358
出願日： 1998年11月04日
公開日（公表日）： 2000年05月16日
要約：

【要約】【課題】 第1のコンタクト(ビットコンタクト)と容量コンタクトの間の距離をプロセスによらず一定に保てる様にした半導体装置の製造方法を提供する。【解決手段】 ビットコンタクト用のホールと容量コンタクト用のホールを同時に形成し(ステップ103)、これらホール内に形成した酸化膜上にサイドウォールを形成し(ステップ107)、その内の容量コンタクト側は内部に空間が生じるように導電層を施し、ビットコンタクト用は埋まるように導電層を施す。次に、所定のパターンの配線を形成し、表面に層間絶縁膜およびフォトレジストを形成し(ステップ108)、層間絶縁膜にエッチングを施して容量コンタクト側のサイドウォールに連通するコンタクトホールを形成し、このコンタクトホール内および上部に導電層を形成する(ステップ109〜111)。

請求項（抜粋）：

トランジスタ素子のソース・ドレイン領域の一方に第1のコンタクトを介して接続された第1の信号配線と、前記ソース・ドレイン領域の他方に第2のコンタクトを介して接続された記憶セル用コンデンサと、前記トランジスタ素子のゲートに接続された第2の信号配線を有した半導体装置の製造方法において、前記第1および第2のコンタクトを形成するための第1および第2のコンタクトホールを同一のエッチングプロセスで形成することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 ,  H01L 21/768

FI (3件)：

H01L 27/10 621 B ,  H01L 21/28 L ,  H01L 21/90 C

Fターム (39件)：

4M104BB01 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD43 ,  4M104FF14 ,  4M104FF23 ,  4M104FF24 ,  4M104GG09 ,  4M104GG16 ,  4M104GG19 ,  4M104HH20 ,  5F033HH04 ,  5F033HH28 ,  5F033JJ01 ,  5F033JJ04 ,  5F033JJ28 ,  5F033KK01 ,  5F033NN05 ,  5F033PP06 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR04 ,  5F033XX00 ,  5F083AD42 ,  5F083GA27 ,  5F083JA32 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083MA01 ,  5F083MA17 ,  5F083MA19 ,  5F083PR03 ,  5F083PR09 ,  5F083PR39

引用特許：

審査官引用 (1件)

• 酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法
  公報種別：公開公報   出願番号：特願平9-145551   出願人：世界先進積體電路股ふん有限公司