キャッシュメモリ装置

発明者： , , , , , , ,
出願人/特許権者：
代理人 (1件)：古谷史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-037027
公開番号（公開出願番号）：特開平7-248970
出願日： 1994年03月08日
公開日（公表日）： 1995年09月26日
要約：

【要約】【目的】キャッシュメモリ装置の性能を維持しながら、パリティエラーの復帰処理を行う。【構成】各ウェイ101のキャッシュメモリ102とタグメモリ103とが、パリティコードを含んだデータおよびアドレス情報を格納しているキャッシュメモリ装置において、各ウェイ101は、データとパリティコードとからエラーを検出するパリティチェック手段111と、アドレス情報とパリティコードとからエラーを検出するパリティチェック手段112と、パリティチェック手段111,112によるパリティエラーの検出に応じて、検索手段104による検索結果としてミスヒットを示すヒット信号を生成するヒット信号制御手段113とを備えた構成であり、各ウェイ101のパリティチェック手段111,112による検出結果に応じて、所定の復帰処理を行う復帰処理手段120を備える。

請求項（抜粋）：

少なくとも1つのウェイ(101)から構成され、各ウェイ(101)は、主記憶装置内のデータの一部と対応するパリティコードとを格納するキャッシュメモリ(102)と、キャッシュメモリ(102)に格納されたデータの格納場所に関するアドレス情報とこの情報に対応するパリティコードとを格納するタグメモリ(103)と、プロセッサからの指定される物理アドレスに対応するアドレス情報を前記タグメモリ(103)から検索する検索手段(104)とを備え、各ウェイ(101)の検索手段(104)による検索結果を示すヒット信号に応じて、該当するウェイ(101)に対するアクセスを制御するキャッシュ制御手段(105)を備えたキャッシュメモリ装置において、前記各ウェイ(101)は、前記キャッシュメモリ(102)から出力されるデータとパリティコードとから、パリティエラーを検出するパリティチェック手段(111)と、前記タグメモリ(103)から検索されたアドレス情報とパリティコードとから、パリティエラーを検出するパリティチェック手段(112)と、前記パリティチェック手段(111,112)の少なくとも一方によるパリティエラーの検出に応じて、前記検索手段(104)による検索結果としてミスヒットを示すヒット信号を生成し、前記キャッシュ制御手段(105)に送出するヒット信号制御手段(113)とを備えた構成であり、前記各ウェイ(101)のパリティチェック手段(111,112)の少なくとも一方による検出結果を受け取って、該当するウェイ(101)に対して所定の復帰処理を行う復帰処理手段(120)を備えたことを特徴とするキャッシュメモリ装置。

IPC (2件)：

G06F 12/08 310 , G06F 11/10 320

引用特許：

審査官引用 (5件)

特開昭59-207098
特開昭54-096331
特開平3-233652

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