特許

J-GLOBAL ID：200903034827196450

半導体集積回路装置

発明者： 木村 晋二 ,  堀山 貴史 ,  中西 正樹
出願人/特許権者： 木村 晋二
公報種別：公開公報
出願番号（国際出願番号）：特願2002-118574
公開番号（公開出願番号）：特開2003-273727
出願日： 2002年03月14日
公開日（公表日）： 2003年09月26日
要約：

【要約】【課題】論理関数の真理値表の値を記憶するルックアップテーブル(Look Up Table,LUT)を用いた論理回路のプロトタイピングやデバッグなどに広く用いられているフィールドプログラマブルゲートアレー(Field Programmable GateArray,FPGA)では、論理関数実現時の面積効率の悪さと低速性が問題となっているので、記憶に必要なメモリのサイズを削減する手法およびその実現法を提供することで、高速、省面積な半導体集積回路装置を提供する。【解決手段】実現したい論理関数の真理値表の部分間の関係に着目し、一部だけをメモリに格納して、付加的な論理ゲートを用いることで残りの部分の真理値表を構成する。とくに、3-1のLUTを2-1 LUT2つとして用いて、それらの間に論理否定や論理和などを導入することで、加減算回路、等価性、大小比較、多ビットのAND/ORなどの論理関数を効率よく実現する。これをここでは論理関数の畳み込み(フォールディング、folding)と呼ぶ。

請求項（抜粋）：

論理関数の真理値表の値をメモリに記憶し、前記メモリの値を入力信号により選択することで、任意の論理関数を実現するルックアップテーブル装置を備えた半導体集積回路装置において、ルックアップテーブル装置のメモリに記憶されている値同士の論理演算を行う回路素子を用いて少なくとも2種類の論理関数を実現する手段を有することを特徴とする半導体集積回路装置。

IPC (2件)：

H03K 19/173 101 ,  H01L 21/82

FI (2件)：

H03K 19/173 101 ,  H01L 21/82 A

Fターム (18件)：

5F064AA08 ,  5F064BB03 ,  5F064BB04 ,  5F064BB13 ,  5F064FF04 ,  5F064FF36 ,  5F064FF52 ,  5J042BA01 ,  5J042BA09 ,  5J042BA19 ,  5J042CA00 ,  5J042CA19 ,  5J042CA20 ,  5J042CA22 ,  5J042CA23 ,  5J042CA27 ,  5J042DA01 ,  5J042DA03