特許
J-GLOBAL ID：200903034864004706

半導体集積回路

発明者：
菅野 雄介

菅野 雄介 について

, 
伊藤 清男

伊藤 清男 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-101204
公開番号（公開出願番号）：特開2001-291389
出願日： 2000年03月31日
公開日（公表日）： 2001年10月19日
要約：
【要約】【課題】 キャパシタの不要な3トランジスタセルのDRAMを用いてコストダウンを図る際に、混載された高速のロジック回路に見合ってメモリを高速動作させること。【解決手段】 増幅機能を有する複数のメモリセルが接続されて成るデータ対線において、対線内のそれぞれのデータ線プリチャージ電圧を異なる値に設定することによって、ダミーセルを不要にすることである。【効果】 本発明により、ゲインセルを用いたDRAM回路において従来必須であったダミーセルが不要となるため、面積が小さくなり製造コストが安くなる効果がある。また、階層データ線構造とすることで、高速動作が可能となる効果がある。また、通常の論理素子に整合性がとれる製造工程を用いてDRAM回路が作成できるようになる。
請求項（抜粋）：
記憶情報電圧によって選択的に所定電位との経路を形成することのできるメモリセルと、前記メモリセルの記憶情報を出力するための第1データ線と、前記第1データ線と対をなす第2データ線と、前記第1データ線を第1プリチャージ電位にプリチャージするとともに前記第2データ線を前記第1プリチャージ電位と異なる第2プリチャージ電位にプリチャージするためのプリチャージ回路とを有することを特徴とした半導体集積回路。
IPC (5件)：
G11C 11/409 ,  G11C 11/405 ,  G11C 11/401 ,  H01L 21/8242 ,  H01L 27/108
FI (4件)：
G11C 11/34 353 F ,  G11C 11/34 352 B ,  G11C 11/34 362 B ,  H01L 27/10 321
Fターム (16件)：
5B024AA07 ,  5B024BA01 ,  5B024BA05 ,  5B024BA07 ,  5B024BA29 ,  5B024CA07 ,  5B024CA16 ,  5B024CA21 ,  5B024CA27 ,  5F083GA01 ,  5F083GA09 ,  5F083KA06 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083LA18
引用特許：
審査官引用 (3件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平9-294294   出願人：松下電器産業株式会社
  • 特開昭48-017939
  • 特開昭62-226494

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