特許
J-GLOBAL ID：200903034886756124
位相同期回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-164581
公開番号（公開出願番号）：特開平10-013395
出願日： 1996年06月25日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 デジタル回路のみで構成して半導体集積回路への応用を容易とし、かつ同期確立までの時間を短くして高速動作に寄与する。【解決手段】 外部クロック信号と内部クロック信号との同期をはかるための位相同期回路において、外部クロック信号の周期Tと同等の遅延量を有する第1及び第2の遅延線4,8と、外部クロック信号を一定時間dだけ遅延させて第1の遅延線4に出力する遅延回路3と、外部クロック信号をパルス化するパルス発生回路5と、パルス発生回路5で発生されたパルス信号に応じて、第1の遅延線4から第2の遅延線8にクロック信号を転送する転送回路7とを備え、第2の遅延線8からクロック信号を取り出すことにより、外部クロック信号から2Tの遅延を受けた内部クロック信号を作成する。
請求項（抜粋）：
基準となるクロック信号の周期と同等又はそれ以上の遅延量を有する少なくとも2本の遅延線と、前記クロック信号を所定時間だけ遅延させて一方の遅延線に出力する遅延回路と、前記クロック信号をパルス化するパルス発生回路と、このパルス発生回路で発生されたパルス信号に応じて、前記クロック信号を一方の遅延線から他方の遅延線に転送する転送回路とを具備してなることを特徴とする位相同期回路。
IPC (2件)：
FI (2件)：
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