DRAMセル装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：恩田博宣 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-572936
公開番号（公開出願番号）：特表2003-521103
出願日： 1999年09月15日
公開日（公表日）： 2003年07月08日
要約：

【要約】本発明は、DRAMセル装置およびその形成方法に関する。本発明によるDRAMセル装置は折返しビット線を有する。メモリセルは4F2 面を有するように形成され、また行と列に配設され、さらにそのビット線は列に平行である。ビット線(7,8)は、列に平行に走っている。第1ワード線(9,10)は、行に沿って各々隣接するメモリセルの第2接触構造体(A)に接触している。第2ワード線(12,13)は、残る接触構造体に接触している。両ワード線は行に平行に走っている。第1ワード線の1つと第2ワード線の1つは、各々行の1つと重なっている。ワード線およびビット線は、互いに絶縁層(6,11)、絶縁体(I1,I2)、および絶縁スペーサ(Sp1、Sp2)によって分離される。ワード線およびビット線の接触部は、部分的にセルフアライメント方式で形成される。

請求項（抜粋）：

DRAMセル装置であって、メモリセルが、基板(S )において、y軸(y)に平行に走っている列とx軸(x)に平行に走っている行に配設されており、列のメモリセルは、ビット線に接続され、このビット線は基板(S )の主面(H )上方を走っており、行のメモリセルは、交互に第1ワード線および第2ワード線に接続されており、メモリセルは、各々、柱状の接続構造体(A )で構成されており、第1ワード線の第1部分は、各々、y方向において、第1ワード線が接続されているメモリセルの接続構造体(A )の1つに対して、ずれた状態で配設されており、その結果、この接続構造体(A )は上方からは部分的に重ねられるが、覆われることはなく、第1ワード線の第2部分は、帯状であり、基板(S )の主面(H )上方を走っているが基本的にはx軸(x)に平行に走っており、上方から第1ワード線の第1部分に隣接しており、第1ワード線の側壁には、絶縁スペーサ(Sp2 )が設けられ、第2ワード線の第1部分は、互いに隣接する第1ワード線のスペーサ(Sp2 )間に配設され、各々、y方向とは逆方向に、第2ワード線が接続されているメモリセルの接続構造体(A )の1つに対して、ずれた状態で配設されており、その結果、この接続構造体(A )は上方からは部分的に重ねられるが、覆われることはなく、第2ワード線の第2部分は、帯状であり、基板(S )の主面(H )上方を走っているが、基本的にはx軸(x)に平行に走っており、上方から第2ワード線の第1部分に隣接し、第1ワード線およびビット線上方に配設されている、ことを特徴とするDRAMセル装置。

IPC (2件)：

H01L 21/8242 , H01L 27/108

FI (3件)：

H01L 27/10 625 A , H01L 27/10 671 B , H01L 27/10 681 A

Fターム (17件)：

5F083AD04 , 5F083AD17 , 5F083GA09 , 5F083JA19 , 5F083JA32 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083LA14 , 5F083MA02 , 5F083MA20 , 5F083PR03 , 5F083PR05 , 5F083PR29 , 5F083PR33 , 5F083PR39 , 5F083PR40

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