特許

J-GLOBAL ID：200903034917383879

IC試験装置

発明者： 岩上 公洋
出願人/特許権者： 日立電子エンジニアリング株式会社
代理人 (1件)： 飯塚 義仁
公報種別：公開公報
出願番号（国際出願番号）：特願平7-214053
公開番号（公開出願番号）：特開平9-043315
出願日： 1995年07月31日
公開日（公表日）： 1997年02月14日
要約：

【要約】 (修正有)【課題】 1つの被測定ICに対して複数のファンクション試験を行う際の全体的な試験時間を短縮できるようにする。【解決手段】 試験信号発生手段は被測定ICメモリ71のアドレスを指定する指定アドレスとこの指定アドレスに書込むべきパターンデータ等から構成される試験信号を所定の条件に従って発生する。読み書き制御手段は被測定ICメモリに対して試験信号に応じたパターンデータを書き込み、書き込まれたパターンデータを指定アドレスに応じて読み出す。判定手段は読み出されたデータを所定の基準データと比較判定し、パス又はフェイルのデータを出力する。フェイルメモリ57はパス又はフェイルのデータを指定アドレスによって指定されたアドレスに取り込んで記憶する。制御手段はフェイルメモリに記憶されているパス又はフェイルのデータを読み出し、被測定ICの電気的特性を検査する。

請求項（抜粋）：

被測定ICメモリのアドレスを指定するための指定アドレス、この指定アドレスに書込むべきパターンデータ等から構成される試験信号を所定の条件に従って発生する試験信号発生手段と、前記被測定ICメモリに対して前記試験信号に応じたパターンデータを書き込み、書き込まれたパターンデータを前記指定アドレスに応じて読み出す読み書き制御手段と、この読み書き制御手段によって読み出されたデータを所定の基準データと比較判定し、その判定結果を示すパス又はフェイルのデータを出力する判定手段と、前記パス又はフェイルのデータを前記指定アドレスによって指定されたアドレスに取り込んで記憶するフェイルメモリと、前記フェイルメモリに記憶されている前記パス又はフェイルのデータを読み出し、前記被測定ICの電気的特性を検査する制御手段と、前記被測定ICメモリに対してそれぞれ異なる条件で複数の試験を行う場合に、前回の試験の判定結果がフェイルであるアドレスに対しては今回の試験を行わないように制御する高速テストモード判定手段とを具えたことを特徴とするIC試験装置。

IPC (2件)：

G01R 31/28 ,  G11C 29/00 303

FI (2件)：

G01R 31/28 B ,  G11C 29/00 303 F