特許

J-GLOBAL ID：200903034919354175

半導体の入出力接続構造

発明者： 小島 治夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-027535
公開番号（公開出願番号）：特開平10-223674
出願日： 1997年02月12日
公開日（公表日）： 1998年08月21日
要約：

【要約】【課題】 FETのゲート電極、ドレイン電極の幅方向での中央部とエッジ部の位相差が大きくなり、最大有能電力利得が低下し、電力付加効率も低下する現象を解決する。【解決手段】 金属キャリア6上に誘電体基板5にFET1が固定され、この誘電体基板5上にマイクロストリップ線路が形成され、FET1のゲート電極2、ドレイン電極3とマイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極7が複数の金属ワイヤ4で接続され、FET1の幅方向のエッジ部から中央部になるに従い金属ワイヤ4の長さを長くする。

請求項（抜粋）：

金属キャリア上に誘電体基板と半導体チップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記半導体チップの入出力電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波IC構造において、前記半導体チップの幅方向のエッジ部から中央部になるに従い前記金属ワイヤの長さが長くなることを特徴とする半導体の入出力接続構造。

IPC (2件)：

H01L 21/60 301 ,  H01L 23/48

FI (3件)：

H01L 21/60 301 F ,  H01L 23/48 S ,  H01L 23/48 H